[发明专利]一种基于FinFET晶体管的一位全加器

说明书

技术领域

本发明涉及一种一位全加器，尤其是涉及一种基于FinFET晶体管的一位全加器。

背景技术

作为算术运算的核心单元，全加器的速度和功耗对整个系统的性能起着至关重要的作用。例如在乘法器、压缩树、比较器及奇偶校验等运算电路中，承担最基本运算功能的全加器的性能明显影响着运算电路的整体性能。在电路设计中，功耗低、延时小和输出全摆幅是运算单元应具有的特性，只有这样才能在低供电电压的情况下，提供足够的驱动能力，保证输出信号的稳定性。全加器可以用静态门或者动态门实现，静态门的优点是对噪声具有稳定性。这使得设计过程非常容易并且适合于设计的高度自动化。显然，这是最适合于一般要求的逻辑设计类型。

在集成电路工艺尺寸按比例缩小到32nm以下时，已有研究表明，相比传统平面CMOS晶体管，三维场效晶体管FinFET(Fin Field-Effect transistor)器件，在抑制亚阈值漏电流、抑制短沟道效应方面具有明显的优势可使电路获得更简洁的结构，减小晶体管数量，从而减小了电路的动态和漏功耗，提供比CMOS电路更灵活的电路结构和优化设计空间。而现有的传统静态互补一位全加器如图1所示，该一位全加器使用CMOS器件实现，不仅需要较多的FinFET管数量，且在信号跳变时会有电源到地的通路产生，由此短路功耗较大，导致总功耗较大，这不利于低功耗设计，且也会导致电路中会出现大量的串联和并联等级联结构，如图1中圆虚线框所示，严重增加输出信号的延时，以致产生较大的功耗延时积(PDP)。同时，在现有的工艺库中，传统基本门都是以CMOS器件为基本单元构建的。因此，类似DC(Design Compiler)这种商业EDA工具利用现有工艺库设计的一位全加器电路如图2所示，该一位全加器包含较多的基本门，且也有类似传统静态一位全加器的串并联问题，即图2圆虚线框所示，较对应的利用FinFET器件构建的全加器电路，在电路性能方面，即延时、功耗和PDP方面，也可能不再是最优。

鉴此，设计一种在不影响电路性能的情况下，设计一种面积、延时、功耗和功耗延时积均较小的基于FinFET器件的一位全加器具有重要意义。

发明内容

本发明所要解决的技术问题是提供一种在不影响电路性能的情况下，面积、延时、功耗和功耗延时积均较小的基于FinFET器件的一位全加器。