[发明专利]半导体存储装置、快闪存储器及其连续读出方法

说明书

本发明提供一种半导体存储装置、快闪存储器及其连续读出方法，实现页面的连续读出的高速化。本发明的快闪存储器(100)包括：存储胞元阵列(110)；页面读出部件，选择存储胞元阵列(110)的页面，将选择页面的数据读出至页面缓冲器/读出电路(180)；页面信息保存部(160)，保存与连续读出的范围相关的页面信息；以及控制部(150)，控制页面的连续读出。控制部(150)基于页面信息来判定是否继续连续读出，在判定为继续的情况下，即使芯片选择信号被切换，仍可无页面数据读出命令及页面地址的输入地进行连续读出。

技术领域

本发明涉及一种快闪存储器(flash memory)等半导体存储装置，尤其涉及一个或多个页面的连续读出。

背景技术

与非(NAND)型快闪存储器与或非(NOR)型快闪存储器相比，能够实现集成度高的存储胞元阵列(memory cell array)，因此，适合于图像数据(data)或音乐数据等大容量的数据存储。另一方面，由于需要从存储胞元阵列向页面缓冲器(page buffer)的数据读出，因此与NOR型快闪存储器相比，读出所需的时间变长。

近年的快闪存储器中，搭载以少的端子数来实现输入/输出数据的高速化的串行接口(serial interface)的存储器正在增加。对于串行接口，例如有需要8位(bit)指令码(command code)及24位地址(address)的标准串行外设接口(Serial PeripheralInterface，SPI)。专利文献1公开了一种无须变更SPI的协议(protocol)而扩展地址能力的串行快闪存储器。

现有技术文献

专利文献

专利文献1：日本专利特开2015-8021号公报

[发明所要解决的问题]

NOR型快闪存储器可如所谓的突发模式(burst mode)般进行数据的连续读出。图1(A)表示此种快闪存储器的连续读出动作的时序图(timing chart)。当芯片选择(chipselect)信号CS成为低电平(level)时，快闪存储器成为有效(active)，例如同步于串行时钟的上升而从输入端子输入读出命令及地址。快闪存储器使地址自动增量(increment)，并依序将所读出的数据同步于串行时钟的下降而从输出端子予以输出。当芯片选择信号CS成为高电平时，快闪存储器成为非选择(待命(standby)状态)，数据的连续读出停止。

另一方面，在NAND型快闪存储器中，为了实现与NOR型串行快闪存储器的兼容性，搭载串行接口的存储器也已实用化。NAND型快闪存储器不同于NOR型快闪存储器，必须从存储胞元阵列的页面将数据暂时读出至页面缓冲器/读出电路，为此需要特有的命令或指令(command)。以下，将所述特有的命令称作“页面数据读出命令”。因而，当在NAND型快闪存储器中进行连续读出时，必须输入页面数据读出命令与开始读出的页面地址，在相当于来自存储胞元阵列的页面的数据读出期间的等待时间(latency)之后，必须输入用于使由页面缓冲器/读出电路所保持的数据串行输出的读出命令。

为了连续进行数据的串行输入/串行输出，NAND型快闪存储器具备保持从页面缓冲器/读出电路转发的数据的数据寄存器(data register)(或高速缓冲寄存器(cacheregister))，由页面缓冲器/读出电路与数据寄存器构成两级的管线(pipe line)。在连续读出时，页面自动增量，页面数据依序被转发至页面缓冲器/读出电路，在此期间，由数据寄存器所保持的数据同步于串行时钟而串行输出至外部。