[发明专利]半导体装置及其制造方法

说明书

本申请公开了一种半导体装置及其制造方法，涉及半导体技术领域。所述装置包括：衬底；在衬底上基本垂直的半导体柱；在衬底的表面上与半导体柱的下部接触的第一接触材料层；在第一接触材料层上的第一隔离材料层，第一隔离材料层的上表面低于半导体柱的上表面；在第一隔离材料层上以及半导体柱的侧壁的一部分上的栅极电介质材料层，栅极电介质材料层使得半导体柱的上部露出；以及在第一隔离材料层上的栅极电介质材料层上的栅极堆叠结构，栅极堆叠结构包围半导体柱的侧壁上的栅极电介质材料层的一部分，栅极堆叠结构由内向外依次包括P型功函数调节层、N型功函数调节层和栅极。

技术领域

本申请涉及半导体技术领域，尤其涉及一种半导体装置及其制造方法。

背景技术

随着半导体工艺的发展，金属氧化物半导体场效应晶体管(Metal OxideSemiconductor Field Effect Transistor，MOSFET)的关键尺寸越来越小，短沟道效应(Short Channel Effect，SCE)成为影响器件性能的一个重要因素。鳍式场效应晶体管(FinField Effect Transistor，FinFET)具有比平面MOSFET更好的栅控能力，而栅极全包围(Gate-All-Around，GAA)器件比FinFET的栅控能力更好，能够更有效地抑制短沟道效应。GAA器件的一个例子为纳米线垂直晶体管。

在FinFET或纳米线垂直晶体管的制造工艺中，通常通过对鳍片(fin)或纳米线进行掺杂来调整器件的阈值电压(Vt)，但随着器件的关键尺寸的减小，鳍片和纳米线的尺寸也越来越小，这种调整器件的Vt的方式效果不理想。对于Vt不同的器件来说，需要对器件的鳍片或纳米线进行不同水平的掺杂，但由于鳍片和纳米线的尺寸越来越小，能掺入的杂质的总量有限，因此，通过对鳍片或纳米线进行掺杂来调整Vt的范围有限。另外，这种调节Vt的方式不可避免地会对鳍片或纳米线造成损伤。此外，鳍片或纳米线中掺入的杂质会由于杂质散射导致迁移率的退化。

发明内容

本申请的一个目的是提出一种阈值电压的调节方案。

根据本申请的一方面，提供了一种半导体装置，包括：衬底；在所述衬底上基本垂直的半导体柱；在所述衬底的表面上与所述半导体柱的下部接触的第一接触材料层；在所述第一接触材料层上的第一隔离材料层，所述第一隔离材料层的上表面低于所述半导体柱的上表面；在所述第一隔离材料层上以及所述半导体柱的侧壁的一部分上的栅极电介质材料层，所述栅极电介质材料层使得所述半导体柱的上部露出；以及在所述第一隔离材料层上的栅极电介质材料层上的栅极堆叠结构，所述栅极堆叠结构包围所述半导体柱的侧壁上的栅极电介质材料层的一部分，所述栅极堆叠结构由内向外依次包括P型功函数调节层、N型功函数调节层和栅极。

在一个实施例中，所述衬底包括第一PMOS器件区、第二PMOS器件区、第一NMOS器件区、第二NMOS器件区，所述半导体柱包括在所述第一PMOS器件区上的第一半导体柱、在所述第二PMOS器件区上的第二半导体柱、在所述第一NMOS器件区上的第三半导体柱和在所述第二PNMOS器件区上的第四半导体柱，所述第一半导体柱、所述第二半导体柱、所述第三半导体柱、所述第四半导体柱外包围的栅极堆叠结构中的P型功函数调节层分别为第一P型功函数调节层、第二P型功函数调节层、第三P型功函数调节层和第四P型功函数调节层；其中，所述第一PMOS器件的阈值电压大于所述第二PMOS器件的阈值电压，所述第一NMOS器件的阈值电压大于所述第二NMOS器件的阈值电压；所述第一P型功函数调节层、所述第二P型功函数调节层、所述第三P型功函数调节层和所述第四P型功函数调节层彼此不同。

在一个实施例中，所述第一P型功函数调节层由内向外依次包括第二TiN层、第三TiN层和第四TiN层；所述第二P型功函数调节层由内向外依次包括第一TiN层、所述第二TiN层、所述第三TiN层和所述第四TiN层；所述第三P型功函数调节层由内向外依次包括所述第三TiN层和所述第四TiN层；所述第四P型功函数调节层包括所述第三TiN层。