[发明专利]一种将读写控制分开的通信控制单元和通信控制方法

说明书

本发明涉及一种通信控制单元和通信控制方法，包括：信令报文解析模块，用于对信令报文进行解析，提取信令号和信令净荷；信令地址译码模块，用于区分读/写信令，并进行地址译码；写信令缓存RAM，用于接收和存储净荷和地址，并向外部提供净荷；写信令执行模块，用于执行写操作；读响应净荷提取模块，用于读出净荷，并发送到响应缓存RAM；响应缓存RAM，用于接收和存储读响应写地址和净荷，并向响应报文整合模块输出；响应报文整合模块，用于将接收到的响应号和净荷数据进行整合。本发明能提高发送处理速度，降低了接收通路和发送通路的耦合性，信令的处理方式更加灵活；还能提高指令的并行处理能力，进而提高整个指令执行的效率。

技术领域

本发明涉及通信技术领域，尤其涉及一种将读写控制分开的通信控制单元和通信控制方法。

背景技术

通常情况下，数据链路层的数据包较多，信令包较少。其中，数据包多用于携带IP层以及以上各层媒体信息，而信令包主要用于携带链路层的控制信息。

在CPU+FPGA的SOPC处理架构下，在进行网络处理的分层处理划分时，FPGA(可编程逻辑门阵列)会处理IP层中的部分报文和数据链路层的报文，其余层次的报文由CPU负责解析。由于通用处理器(如RAM、DSP)在进行数据链路层的信令报文解析和封装上会比较复杂，对实时性要求不敏感，处理速度很受限。若使用专用的网络处理芯片，虽然处理速度很快，但是在需求的变更和功能扩展时，会导致较长的研发周期和较高的成本，开发维护难度很大。在实际使用时，利用可编程逻辑器件FPGA，由于FPGA并行性和可编程的特点，在进行数据链路层包的解析和处理上，能相对容易，而且处理效率较高。

目前，在FPGA中处理信令报文，大多情况下是利用数据FIFO(FPGA内部一种先进先出IP核)作为缓存(图1)，利用状态机或其他时序逻辑进行条件判断的方式进行。但是，这种处理方式主要存在以下几个方面的问题：其一，过多的FIFO缓存能够保证信令的发送和响应的接收按照协议顺序实现，但是资源占用率高；其二，当功能变更而增加和删除指令时，可修改性和可扩展性很差；其三，由于读信令的净荷不需要提取和处理，指令净荷存储时不需要存储读指令的净荷，仅需要获取读信令的信令号，现有技术采用一个执行和处理模块的方式，不便于SRAM(Static Random Access Memory)架构的处理，且影响了整个指令执行的效率。

针对上述问题，本发明的目的是提供一种采用RAM进行存储、并将读写控制分开的通信控制单元和通信控制方法，以解决现有技术中软件设计不灵活，可修改性和可扩展性差，指令执行效率低的问题。

发明内容

鉴于上述的分析，本发明旨在提供一种将读写控制分开的通信控制单元和通信控制方法，用以解决现有技术中软件设计不灵活，可修改性和可扩展性差，指令执行效率低的问题。

本发明的目的主要是通过以下技术方案实现的：

本发明提供一种通信控制单元，具体包括：

通信控制单元，其特征在于，包括：信令报文解析模块、写信令缓存RAM、信令地址译码模块、写信令执行模块、响应缓存RAM、读响应净荷提取模块和响应报文整合模块；

信令报文解析模块，用于对接收到的信令报文进行解析，提取信令号和写信令净荷，并分别转发到信令地址译码模块和写信令缓存RAM；

信令地址译码模块，用于接收信令号，对信令号进行地址译码；针对写信令号进行地址译码后，获得写信令的写地址和读地址，并输出写信令的写地址和读地址到写信令缓存RAM；针对读信令号进行地址译码后，获得读信令的响应号、读响应写地址、读取请求，并分别发送到响应报文整合模块、响应缓存RAM、读响应净荷提取模块；

写信令缓存RAM，用于接收和存储写信令净荷、写信令写地址和读地址，并向写信令执行模块提供净荷；

写信令执行模块，用于接收写信令净荷和地址，并执行写操作；