[发明专利]一种基于FPGA的64位异步乘法器

说明书

本发明公开了一种基于FPGA的64位异步乘法器，该64位异步乘法器包括8*64位乘法器，选择器MUX0，选择器MUX1，选择器MUX2，压缩器，计数器Count0，计数器Count1，计数器Count2，若干寄存器，超前进位加法器CLA，以及控制单元，其中，控制单元，采用Click异步控制器组成的流水线，通过异步控制器的握手通讯来分析握手信号，并顺序产生四组触发信号；选择器MUX0、选择器MUX1、选择器MUX2、压缩器、计数器Count0、计数器Count1、计数器Count2、若干寄存器、超前进位加法器CLA根据四组触发信号进行相应的数据传递、压缩、累加运算、输出等处理。本发明计算速度更快，能耗更低。

技术领域

本发明涉及一种基于现场可编程门阵列(FPGA)的64位异步乘法器。

背景技术

自上世纪70年代晶体管技术出现以后，同步设计几乎成为数字系统的设计方法的代名词。但当前的工艺已经趋向制造极限，12纳米向7纳米的转变已经放缓，“极有可能首次背离摩尔定律”(John Gustafson，AMD首席设计师)。制造工艺的巨大进步所导致的时钟歪斜、电源分布等问题，是同步设计方法的严峻挑战，同步设计方法本身无法提供这些严峻问题的解决方案，只能大量采用GALS(全局异步和局部同步)设计方法，即采用了少量异步电路的多核技术，来缓解上述挑战。

现代异步设计引入了基于微流水线设计方法，这种设计方法的核心是异步控制器电路，用于实现握手通讯协议和协调电路功能。相比时钟方案，异步电路采用局部通信模式，以握手协议完成异步控制，不需要庞大的时钟分布网络，解决了时钟扭曲的问题。异步电路空闲时几乎没有功耗，使整个系统的功耗得到有效控制。这种异步设计方法在低功耗、低电磁辐射、低散热、模块化等多个方面优势明显。

数字乘法器是一种二进制的算术逻辑单元，因为数字电路系统架构在布尔逻辑之上，所以需要一种将算术转换成逻辑的机制，这种机制就是数字乘法器算法的本质。数字乘法器的算法已经比较成熟，最直观的阵列算法，从乘数的低位开始，依次计算每一位与被乘数的乘积(部分积)，而后将部分积相加得到积，对于n位乘法器而言，需要n(n+1)个全加器和n²个“与”门，实现这种算法的乘法器计算速度慢，面积与功耗高。

Booth算法是一种广泛采用的高效乘法器实现方法，这种方法首先计算被乘数与乘数各段的部分积，而后对其压缩求和得到最终的积。其中部分积的产生和合并是关键，部分积的计算不仅影响计算速度，而且决定整个乘法器的规模。首先对Booth算法做了改进，采纳了经典Booth算法移位、压缩和求和的基本框架，取消了移位后做减法计算此乘数段部分积的办法，而在移位过程中保留多个部分积，并对其多次压缩后加法求积。这种改进增强了功能模块内部的内聚性，减弱了模块间的耦合关系，简化了乘法器控制电路的实现。

但是，由于Booth算法将乘数等分为若干乘数段，乘法问题规约为各被乘数与乘数段的部分积之和。具体而言，在Booth算法中，可以根据乘数段的二进制数据特征，将各段同被乘数的乘法映射为等效的移位和减法运算来求得关于此乘数段的部分积，而后再进行多次相加求积，或者多次压缩后单次相加求积，这种算法操作相对于改进型的算法速度较慢在速度上受到很大的限制，并且目前在数字设计中大多数采用的是同步电路的设计思路，同步时钟方案，需要庞大的时钟分布网络，存在时钟扭曲的等系列问题。

发明内容

本发明的目的在于提供一种运算更快、能耗更低的基于FPGA的64位异步乘法器。

本发明是这样实现的，一种基于FPGA的64位异步乘法器，该64位异步乘法器包括8*64位乘法器，选择器MUX0，选择器MUX1，选择器MUX2，压缩器，计数器Count0，计数器Count1，计数器Count2，若干寄存器，超前进位加法器CLA，以及控制单元，其中：

所述控制单元，采用Click异步控制器组成的流水线，通过异步控制器的握手通讯来分析握手信号，并顺序产生四组触发信号；