[发明专利]没有多晶硅发射极的联栅晶体管

说明书

技术领域

本发明属于硅半导体器件技术领域，涉及一种联栅晶体管，具体涉及一种没有多晶硅发射极的联栅晶体管。

背景技术

1979年Hisao Kondo提出了联栅晶体管GAT(Gate Associated Transistor)，随后进行了详细的分析(见IEEE Trans.Electron Device，vol.ED-27,PP.373-379.1980)。1994年，陈福元、金文新、吴忠龙对联栅晶体管GAT作了进一步的分析(见《电力电子技术》1994年第4期1994.11.pp52-55)，指出了联栅晶体管器件呈现出高耐压、快速开关和低饱和压降等优良特性。

联栅晶体管是双极晶体管和静电感应晶体管的复合晶体管，是一种特殊的双极晶体管。联栅晶体管也称为静电屏蔽晶体管。其栅区也称为厚基区或浓基区。

作为开关工作的联栅晶体管都是集电极金属层在下面，发射极金属层和基极金属层在上面，发射极金属层直接与发射区连接，基极金属层直接与基区连接，见图7(《电力电子技术》1994年第4期1994.11.pp52图1)，E代表发射极，图7显示，发射极金属层与N+型发射区连接。B代表基极，图7显示，基极金属层与P+型浓基区和P型基区连接。

开关工作的联栅晶体管一般都采用指叉形结构，发射极金属层与基极金属层平列排放。由于需要承受一定的电流，发射极金属层和基极金属层都有一定的宽度要求。又由于光刻腐蚀的限制，他们之间的距离也有一定的要求。因此，发射极与基极的重复间距就不可能太小。一般地，开关工作的联栅晶体管的单元重复间距都在100微米以上。这么大的单元重复间距造成两个不好的后果。一个是开关速度慢，因为单元重复间距大，充电和放电都受阻。另一个是电流不均匀，有严重的电流集边效应。

近年发展起来的槽型栅多晶硅发射极联栅晶体管(如中国发明专利

ZL00100761.0，见图8)，在使用中发现，有的批次，有的芯片，封装后，有一部分漏电比较大，抗冲击能力降低。解剖芯片，用化学方法腐蚀显示缺陷，发现有的芯片，位错密度很高。在芯片中心部位达到100量级/平方厘米，在周边甚至高达1000000量级/平方厘米，显示出“星形结构”。高位错密度更容易沉积重金属杂质，也更容易发生磷扩散尖峰。重金属杂质和磷尖峰会造成漏电和电流集中，即所谓的“灯丝效应”，从而导致抗冲击能力降低。高位错密度是由于硅片表面的应力过大造成。过大应力的产生来源于几个因素：高磷浓度的发射区造成失配位错产生很大的应力，掺杂多晶硅与硅的膨胀系数差异很大造成很大的应力，槽型结构高低不平上面又覆盖着膨胀系数相差很大的二氧化硅和氮化硅薄层又增加了新的应力。上述种种应力，在芯片的周边更大。因为芯片的周边切应力更大。

已有技术的联栅晶体管，发射区与基区对准，发射区需要单独光刻一次。实际的光刻总会有套偏的问题，造成发射区窗口与一边的栅区较近与另一边的栅区较远，从而使得发射区电流不均匀。联栅晶体管都是发射极在上面，集电极在下面，集电极-发射极电流都是垂直流动的。已有技术的槽型栅多晶硅发射极联栅晶体管，发射区只做在基区之上，栅区上面是没有发射区的。因此，发射区的面积是比较小的。集电极-发射极电流集中地从狭小的发射区通过，发射区下方的电流密度大温度高，容易在发射区下方发生二次击穿。

发明内容

鉴于上述，本发明的目的是针对现有技术的不足，提供一种没有多晶硅发射极的联栅晶体管，它可以提供更均匀的电流分布，具有更高的开关速度，抗冲击能力更强，具有更好的一致性，具有更低的成本。

本发明的另一目的是提供上述没有多晶硅发射极的联栅晶体管的制造方法。

为完成本发明的目的，本发明采用的技术方案是：

本发明提供一种没有多晶硅发射极的联栅晶体管，

一种没有多晶硅发射极的联栅晶体管，在下层为N型低电阻率层、上层为N型高电阻率层的硅衬底片的上表面有高掺杂浓度的N型发射区，该N型发射区的上面连接着发射极金属层，N型发射区的下面有P型基区，P型基区的侧面连着掺杂浓度比基区高的P型浓基区，P型浓基区与P型浓基区汇流条正交，硅衬底片的上方有基极金属层，硅衬底片的上层N型高电阻率层位于P型基区和P型浓基区以下的部分为集电区，硅衬底片的N型低电阻率层为集电极，集电极的下表面与集电极金属层相连；

所述基极金属层与P型浓基区汇流条的上表面相连接；

所述P型浓基区的上面与发射区连接。

更进一步地，所述浓基区是平面型的，或者所述浓基区是槽型的。