[发明专利]一种基于时间-数字转换器电路的多芯片同步结构

说明书

本发明公开了一种基于时间‑数字转换器电路的多芯片同步结构，包括N个内置了时间‑数字转换器和时序调节模块的电路芯片，芯片包含：同步指示信号接收端，用于接收芯片外部输入的同步指示信号；同步指示信号输出端，用于输出经过芯片内部触发器进行时序重采样后的同步指示信号，所述触发器的采样频率与最高频率时钟的时序完全对齐；时间‑数字转换器，用于将两上输入信号的时序延时量化成数字量，输入信号IN1为该芯片外部输入的同步指示信号，输入信号IN2为经过该芯片内部触发器进行时序重采样后的同步指示信号；时序调节模块，用于根据输入的数字量对同步指示信号输出延时进行调节。本发明采用了菊花链结构，减轻了同步指示信号源的负载。

技术领域

本发明涉及一种基于时间-数字转换器电路的多芯片同步结构。它直接应用于高速ADC/DAC和高速DDS中的多芯片同步功能实现。

背景技术

高速DDS、DAC芯片中需使用多组不同频率的时钟信号，一般由最高频率时钟的2^N分频产生。如图1所示，以四分频为例，在多组芯片同时使用时，芯片内部的分频器的初始状态不同会导致多组芯片内部的时钟时序不同，使多组芯片无法同步工作。

常规的多芯片同步方法的连接框图如图2所示。以四分频为例，时序如图3所示，由主同步芯片(或者系统用户)发送一个同步指示信号(一般为最大分频时钟)，多个芯片(包括主同步芯片)同时接收这一信号，产生内部同步复位信号，用来对内部分频器进行周期性复位，保证复位后的多个芯片内部时钟时序同步。

常规的多芯片同步方法有效的前提是输入到每一个芯片上的同步指示信号的时序必须是严格对齐的，在电路板上往往采用图2所示的树形结构的布线来保证同步指示信号的传输路径长度一致。但是在芯片的数量巨大、工作频率很高的情况下，采用这种连接方式对同步指示信号源的驱动能力要求很高，而且PCB板布线也很难保证同步指示信号到每一个芯片的传输路径长度一致。因此每一个芯片接收端接收到的同步指示信号时序会有较大偏差，而且因为同步指示信号源带的负载太多，每个芯片接收端接收到同步指示信号的波形质量较差，导致常规多芯片同步方法出错的概率增加。

发明内容

鉴于此，本发明提供一种基于时间-数字转换器电路的多芯片同步结构，该结构能够在在芯片数量巨大的情况下实现多芯片同步。

为达到上述目的，本发明提供如下技术方案：一种基于时间-数字转换器电路的多芯片同步结构，包括N个相同的内置了时间-数字转换器和时序调节模块的电路芯片，每一个芯片包含：

同步指示信号接收端，用于接收芯片外部输入的同步指示信号；

同步指示信号输出端，用于输出同步指示信号，该同步指示信号经过芯片内部的触发器用最高频率时钟信号进行了时序重采样，与最高频率时钟时序对齐；

同步指示信号的频率是最高频率时钟的分频；

时间-数字转换器，用于将输入信号IN1和输入信号IN2的时序延时量化成数字量，输入信号IN1为该芯片外部输入的同步指示信号，输入信号IN2为经过该芯片内部触发器进行时序重采样后的同步指示信号；

时序调节模块，用于根据输入的数字量对同步指示信号输出延时进行调节。

由于采用了以上技术方案，本发明具有以下有益技术效果：

本发明采用了菊花链结构，减轻了同步指示信号源的负载。采用了每个芯片内置时间-数字转换器电路消除了相邻两个芯片之间的同步指示信号传输延时。避免了在芯片数量众多的前提下，要求所有的同步指示信号路径长度一致以及每个芯片接收端接收到同步指示信号的波形质量较差，接收易出错的技术难题，提高了多芯片同步的可靠性。

附图说明

为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步的详细描述，其中：