[发明专利]基于FPGA的高速串行总线数据发送方法

说明书

技术领域：

本发明涉及一种降低系统中高速串行总线(串行RapidIO，以下简称SRIO)发送数据延迟的方法，尤其涉及降低现场可编程逻辑阵列(以下简称FPGA)上使用SRIO的IP核发送数据延迟的设计方法。

背景技术：

RapidIO最早是由美国Mercury Computer systems公司为它的计算密集型信号处理系统自行开发的总线技术。RapidIO是一种分组包交换交换结构，在网络处理器、中央处理器和数字信号处理器之间的通信具有高速、低延迟、稳定可靠的互连性。其主要特性是具有极低的延迟性和高带宽，适合用于芯片与芯片、板与板、系统与系统之间的高速数据传输。可提供10Gbps以上的带宽(RapidIO 2.0规范可提供100Gbps带宽)，其所有的协议都是由硬件实现的，与软件是无关的。RapidIO精简了端点定义，可以装在FPGA中，只占芯片面积的一小部分。现今主流的FPGA厂商均各自设计了相应的IP核。

在当前系统或产品中常用的通信及图像处理等功能中，往往对数据传输的延迟有着极高的要求。RapidIO总线虽然通信协议本身延迟极低，但集成于FPGA中后，数据从用户端口输入到端点输出需要经过SRIO的IP核的各种处理过程，包括数据组包、拆包、分发、流量控制和错误管理等，导致固有延迟上升。

同时，SRIO协议规定每包数据最大256字节。如图1所示，用户在发送数据时，通常会在FPGA中建立一个串行输入输出内存(一下简称FIFO)作为发送缓存。若要发送的数据量超过256字节时，就等到FIFO中的数据达到256字节后，再将数据输入IP核的输入端进行发送操作。若要发送的数据量小于256字节时，则等一段时间无后续数据进入FIFO后再输入IP核的输入端进行发送操作。以这种方式操作FPGA上的SRIO发送数据会造成数据发送延迟较大，从程序中发出数据到物理层输出的延迟约为100us，具有如下弊端：

(1)数据处理效率低。源端和对端在等待数据量足够或等待数据达到时，会浪费FPGA或处理器的资源进行数据量的计算及检测，降低数据处理效率。

(2)导致实时性高的应用无法实现。某些通信、数据处理和图像处理等功能的实时性要求较高，若数据从发送到接收延时过高，可能会导致这些功能故障或无法实现。

发明内容：

本发明的发明目的是提供一种基于FPGA的高速串行总线数据发送方法，当采用该方法进行FPGA上的SRIO数据发送时，延时较低，数据处理效率较高。

本发明的发明目的通过以下技术方案实现：

一种基于FPGA的高速串行总线数据发送方法，包含用户数据处理步骤，所述用户数据处理步骤包含以下步骤：

步骤1.1、从FPGA的FIFO中提取数据包包头，通过数据包包头判断待发送数据是否大于256字节，若大于256字节执行步骤1.2，若小于256字节执行步骤1.3；

步骤1.2、将FIFO中前256字节的数据发送给SRIO的IP核并清空该256字节的数据，再判断FIFO中的剩余数据是否大于256字节，若大于256字节则重复执行步骤1.2，直至剩余数据小于256字节，执行步骤1.3；

步骤1.3、将FIFO中的数据发送给SRIO的IP核。

依据上述特征，还包含用户输入发送数据步骤，所述用户输入发送数据步骤包含以下步骤：

步骤2.1、判断FPGA上的FIFO是否有数据；

步骤2.2、若有数据则等待至FIFO中的数据发送完毕；若无数据则将待发送的数据组成数据包，并写入FIFO中，其中，所述数据包包含数据包包头，所述数据包包头中包含数据包长度。

附图说明：

图1是传统使用SRIO的IP核发送数据流程。

图2是实施例中所述的数据包包头的结构图。

图3是程序总体框图。

图4是实施例中基于FPGA的高速串行总线数据发送方法的流程图。

图5是实施例中所使用的实验系统的结构示意图。

具体实施方式：

下面结合实施例和附图对本发明作进一步的详细说明。