[发明专利]延迟锁定环电路、集成电路和用于控制它的方法

说明书

提供一种延迟锁定环(DLL)电路、集成电路(IC)和用于控制它的方法。DLL电路包括：预处理电路，被配置为基于输入的时钟信号产生第一脉冲信号和第二脉冲信号，第一脉冲信号和第二脉冲信号具有时钟信号的一个时钟周期的s/2(其中，s为正整数)倍的相位差；延迟线，被配置为通过将第一脉冲信号延迟与选择值相应的延迟量来产生延迟信号；相位检测器，被配置为检测延迟信号与第二脉冲信号之间的相位差；控制逻辑，被配置为基于由相位检测器检测到的延迟信号与第二脉冲信号之间的相位差来调节选择值，以便将延迟信号与第二脉冲信号同步。

本申请要求于2016年8月12日提交到韩国知识产权局的第10-2016-0103205号韩国专利申请和2017年2月15日提交到韩国知识产权局的第10-2017-0020712号韩国专利申请的优先权，所述韩国专利申请的公开通过引用全部包含于此。

技术领域

与示例性实施例一致的方法和设备涉及一种半导体装置，更具体地讲，涉及一种延迟锁定环(DLL)电路、集成电路(IC)和用于控制它的方法。

背景技术

DLL电路控制延迟线使得输入时钟信号的相位与通过延迟线输出的反馈信号的相位相匹配。为了对工艺处理、电压和温度(PVT)变化进行补偿，主DLL电路可检测与锁定状态相应的选择值，并将选择值提供到从DLL电路。从DLL电路可通过基于选择值将输入时钟信号延迟目标延迟量，来产生内部时钟信号。因为选择值根据PVT而改变，所以从DLL电路可通过基于选择值对根据PVT变化的输入时钟信号的改变进行补偿来恒定地维持输入时钟信号与内部时钟信号之间的相位差。

发明内容

各种示例性实施例可处理至少上面的问题和/或缺点以及上面没有描述的缺点。此外，示例性实施例不要求克服上面描述的缺点，并且示例性实施例可不克服上面描述的任何问题。

根据示例性实施例的一个方面，提供一种DLL电路，包括：预处理电路，被配置为：基于输入到预处理电路的时钟信号产生第一脉冲信号和第二脉冲信号，第一脉冲信号和第二脉冲信号具有时钟信号的一个时钟周期的s/2(其中，s为正整数)倍的相位差；延迟线，被配置为：接收第一脉冲信号，并通过以与选择值相应的延迟量延迟第一脉冲信号来产生延迟信号；相位检测器，被配置为：接收延迟信号和第二脉冲信号，并检测延迟信号与第二脉冲信号之间的相位差；控制逻辑，被配置为：基于由相位检测器检测到的相位差来调节选择值，以便将延迟信号与第二脉冲信号同步。

根据示例性实施例的一个方面，提供一种集成电路(IC)，包括：数字DLL电路，被配置为：基于基于第一时钟信号产生的第一脉冲信号和第二脉冲信号来产生与参考延迟量相应的参考选择值；至少一个从DLL电路，被配置为：通过基于参考选择值延迟第二时钟信号来产生内部时钟信号。数字DLL电路可包括：预处理电路，被配置为：基于第一时钟信号产生具有与参考延迟量相应的相位差的第一脉冲信号和第二脉冲信号；延迟线，被配置为：接收第一脉冲信号，并通过以与选择值相应的延迟量延迟第一脉冲信号来产生延迟信号；相位检测器，被配置为：接收延迟信号和第二脉冲信号，并检测延迟信号与第二脉冲信号之间的相位差；控制逻辑，被配置为：基于由相位检测器检测到的相位差来调节选择值，并将作为参考选择值的选择值提供到所述至少一个从DLL电路，其中，选择值被选择为具有与第二脉冲信号同步的延迟信号。

根据示例性实施例的一个方面，提供一种方法方法，包括：基于输入的时钟信号在延迟锁定环(DLL)电路产生第一脉冲信号和第二脉冲信号，第一脉冲信号和第二脉冲信号具有输入的时钟信号的一个时钟周期的s/2倍的第一相位差，其中，s为正整数；通过将第一脉冲信号延迟与第一选择值相应的第一延迟量来产生第一延迟信号；检测第一延迟信号与第二脉冲信号之间的第二相位差；基于第二相位差确定第二选择值；通过将第一脉冲信号延迟与第二选择值相应的第二延迟量来产生第二延迟信号。

附图说明

从下面的结合附图的详细描述，本公开的示例性实施例将更清楚地理解，其中：

图1是根据示例性实施例的延迟锁定环(DLL)电路的框图；