[发明专利]栅极驱动电路

权利要求书

1.一种移位寄存器单元电路，包括：

输入存储模块，被配置为在输入端接收输入信号并存储所述输入信号；

存储提取模块，被配置为至少在第一时钟信号的影响下从所述输入存储模块提取所述输入信号；

输出驱动模块，被配置为在所述存储提取模块的控制下将所述输入信号传输到第一输出端；以及

下拉和维持模块，被配置为在输出结束后将所述第一输出端的电压下拉到低电平并在所述输出驱动模块接收到下一个输入信号之前将所述第一输出端电压维持在低电平；

所述输入存储模块包括，存储电容被配置为存储所述输入信号，所述存储电容的第一端通过第一开关与所述输入端耦接，第二端通过第二开关与低电平耦接，所述第一开关和第二开关在所述输入信号的控制下开启或关闭。

2.如权利要求1所述的电路，其中

所述输出驱动模块包括，第一晶体管，所述第一晶体管包括与高电平耦接的第一极，以及与所述第一输出端和所述下拉和维持模块耦接的第二极，以及与所述存储提取模块耦接的第三极；

所述存储提取模块包括，耦接在所述存储电容第一端以及所述第一晶体管第三极之间的第三开关，以及耦接在所述存储电容第二端以及所述第一输出端之间的第四开关，其中所述第一时钟信号影响所述第三和第四开关的开关状态。

3.如权利要求2所述的电路，其中所述输出驱动模块还包括第二晶体管，所述第二晶体管的第一极耦接到高电平，第二极耦接到第二输出端，第三极耦接到所述第一晶体管的第三极，其中所述第一晶体管的尺寸大于所述第二晶体管的尺寸。

4.如权利要求3所述的电路，其中所述第一开关是第三晶体管，包括耦接到所述输入端的第一极和第三极，以及耦接到所述存储电容第一端的第二极；所述第二开关是第四晶体管，包括耦接到所述存储电容第二端的第一极，耦接到低电平的第二极，和耦接到所述输入端的第三极，当所述输入信号为高电平时，所述第一和第二开关开启，所述存储电容充电。

5.如权利要求4所述的电路，其中所述第三开关是第五晶体管，包括耦接到所述存储电容第一端的第一极，耦接到所述第一晶体管第三极的第二极，和耦接到第一时钟信号输入端的第三极；所述第四开关是第六晶体管，包括耦接到所述存储电容第二端的第一极，耦接到所述第一输出端的第二极，和耦接到第一时钟信号输入端的第三极；所述第一时钟信号在所述存储电容充电结束后达到高电平，所述第三和第四开关开启。

6.如权利要求5所述的电路，其中所述存储提取模块还包括第七晶体管和第八晶体管，第七晶体管的第一极和第三极耦接到所述第一时钟信号输入端，第二极耦接到所述第五晶体管和第六晶体管的第三极，第八晶体管的第一极耦接到所述第七晶体管的第二极，第二极耦接到低电平，第三极耦接到放电控制信号输入端，使得在所述存储电容充电期间所述第三和第四开关处于关闭状态。

7.如权利要求3所述的电路，其中所述下拉和维持模块包括第九晶体管和第十晶体管，其中所述第九晶体管包括耦接到所述第一晶体管第三极的第一极，耦接到低电平的第二极，以及耦接到下拉和维持控制信号输入端的第三极，所述第十晶体管包括耦接到所述第一输出端的第一极，耦接到低电平的第二端，以及耦接到下拉和维持控制信号输入端的第三极。

8.如权利要求3所述的电路，其中所述下拉和维持模块包括下拉子模块和维持子模块，其中

所述下拉子模块包括所述下拉子模块包括第十一和第十二晶体管，该两个晶体管的第二极都耦接到低电平，第三极都耦接到下拉控制信号输入端，其中第十一晶体管的第一极耦接到所述第一晶体管的第三极，第十二晶体管的第一极耦接到第一晶体管的第二极和所述第一输出端；

所述维持子模块包括第十四和第十五晶体管，该两个晶体管的第二极都耦接到低电平，第三极都耦接到第二时钟信号输入端，其中第十四晶体管的第一极耦接到第一晶体管的第三极，第十五晶体管的第一极耦接到第一晶体管的第二极和所述第一输出端。