[发明专利]一种GOA单元及其驱动方法、GOA电路、显示装置在审
申请号: | 201710167240.4 | 申请日: | 2017-03-20 |
公开(公告)号: | CN106652918A | 公开(公告)日: | 2017-05-10 |
发明(设计)人: | 兰传艳;金兑炫 | 申请(专利权)人: | 京东方科技集团股份有限公司;成都京东方光电科技有限公司 |
主分类号: | G09G3/3266 | 分类号: | G09G3/3266 |
代理公司: | 北京中博世达专利商标代理有限公司11274 | 代理人: | 申健 |
地址: | 100015 *** | 国省代码: | 北京;11 |
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摘要: | |||
搜索关键词: | 一种 goa 单元 及其 驱动 方法 电路 显示装置 | ||
技术领域
本发明涉及显示技术领域,尤其涉及一种发光控制信号的GOA单元及其驱动方法、GOA电路、显示装置。
背景技术
有机电致发光二极管(Organic Light Emitting Diode,OLED)显示器是目前研究领域的热点之一,与液晶显示器(Liquid CrystalDisplay,LCD)相比,OLED具有低能耗、生产成本低、自发光、宽视角及相应速度快等优点。
现有的显示装置中,每行像素单元连接有一条扫描信号线和一条发光控制信号线,现有技术中,为了使显示装置实现窄边框化,通常采用扫描信号的GOA单元驱动扫描信号线,用发光控制信号的GOA单元驱动发光控制信号线。GOA电路通常由多个GOA单元级联形成,在开机或唤醒睡眠时,如图1(a)和图1(b)所示,每级GOA单元在驱动与其对应的像素电路前,如图1(a)所示,像素电路中驱动晶体管Md处于floating(悬浮)状态,此时,驱动晶体管Md容易受其他信号的干扰,使得像素电路中部分驱动晶体管Md被打开,使得Md、M6线路上有电流流过,导致驱动晶体管Md打开的像素出现错误发光现象。
此外,由于显示过程中像素电路中的高压端VDD比低压端VSS先输入信号,而驱动晶体管Md打开了的像素电路中在Md、M6线路上有电流,会将低压端VSS的电位值拉高,导致向高压端VDD/低压端VSS提供信号的电源发生损伤或坏死,而在这种情况下,电路中的SSD(start-up short detection function,上电短路侦测功能)便会启动保护功能,自动切断电源,导致屏幕不能完成正常显示。
发明内容
本发明的实施例提供一种发光控制信号的GOA单元及其驱动方法、GOA电路、显示装置,可避免显示装置出现画面闪烁或显示异常的现象。
为达到上述目的,本发明的实施例采用如下技术方案:
第一方面,提供一种发光控制信号的GOA单元,包括电位控制模块、上拉模块、下拉模块、以及写入模块;所述电位控制模块,分别连接第一电压端、第二电压端、第一时钟信号端、第二时钟信号端、信号输入端、以及第一节点,用于在所述第一时钟信号端和所述第一电压端的控制下,将所述第二电压端的信号输出至所述第一节点,在所述第一时钟信号端、所述第一电压端、以及所述信号输入端的控制下将所述第二时钟信号端的信号输出至所述第一节点;所述下拉模块,分别连接所述第一节点、所述第一电压端、所述第二电压端、所述第一时钟信号端、所述第二时钟信号端、以及所述信号输出端,用于在所述第一节点、所述第一电压端、所述第二电压端、所述第一时钟信号端、以及所述第二时钟信号端的控制下,将所述第一电压端的信号输出至所述信号输出端;所述上拉模块,分别连接所述第一节点、所述第二电压端、以及信号输出端,用于在所述第一节点的控制下,将所述第二电压端的信号输出至所述信号输出端;所述写入模块,分别连接所述第二电压端、信号控制端、以及所述信号输出端,用于在所述信号控制端的控制下,将所述第二电压端的电压输出至所述信号输出端。
优选的,所述写入模块包括第一晶体管;所述第一晶体管的栅极连接所述信号控制端,第一极连接所述第二电压端,第二极连接所述信号输出端。
优选的,所述电位控制模块包括上拉控制模块和下拉控制模块;所述上拉控制模块分别连接所述下拉控制模块、所述第一时钟信号端、所述第二时钟信号端、所述第一电压端、所述第二电压端、以及所述第一节点,用于在所述第一时钟信号端和所述第一电压端的控制下将所述第二电压端的信号输出至所述第一节点;所述下拉控制模块还分别连接所述信号输入端、所述第一时钟信号端、所述第二时钟信号端、所述第一电压端、以及所述第一节点,用于在所述信号输入端、所述第一时钟信号端、所述第一电压端的控制下,将所述第二时钟信号端的信号输出至所述第一节点。
优选的,所述上拉控制模块包括第二晶体管、第三晶体管、以及第一电容;所述第二晶体管的栅极连接所述第一时钟信号端,第一极连接所述第一电压端,第二极连接所述第三晶体管的栅极;所述第三晶体管的第一极连接所述第二电压端,第二极连接所述第一节点;所述第一电容的第一端连接所述第二电压端,第二端连接所述第三晶体管的栅极。
进一步优选的,所述上拉控制模块还包括第四晶体管和第五晶体管;所述第四晶体管的栅极连接所述第二晶体管的第二极,第一极连接所述第二电压端,第二极连接所述第五晶体管的第一极;所述第五晶体管的栅极连接所述第二时钟信号端,第二极连接所述下拉控制模块。
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