[发明专利]一种基于多层次方法和赋权超图的层次式FPGA布局布线方法

说明书

技术领域

本发明涉及一种FPGA布局布线方法，具体涉及一种基于多层次方法和赋权超图的层次式FPGA布局布线方法。

背景技术

随着超大规模集成电路 (VLSI) 技术的发展，VLSI的制造工艺已从深亚微米工艺时代进入纳米工艺时代。国际半导体技术蓝图报告预测，2020年VLSI特征尺寸将减少到5nm，现场可编程门阵列(FPGA)规模膨胀化和结构复杂化将给FPGA物理设计带来新的挑战。布局布线作为FPGA物理设计的关键环节，决定着逻辑网表与物理器件的映射关系和拓扑连接关系，布局布线质量的好坏直接影响着FPGA电路最终的性能、功耗和可靠性。然而，超大规模集成电路制造技术的特征尺寸正在以指数级速度不断地减少，FPGA向着高性能、高集成度方向发展，其逻辑资源和布线资源将变得非常复杂且难以管理，与之相应的布局和布线方法运行时间呈指数倍数增加，导致无法在可接受的运行时间范围内求出可行解。因此，平面均匀分布模式的孤岛式和行阵式结构难以满足FPGA资源管理和设计周期等方面的需求。

本发明涉及的层次式FPGA，采用基于完全k叉树的新型独特的布局和布线资源组织架构，借助高层次的布线资源来实现低层次各个子区域之间的互连，在保证同一层次各个子区域之间相对独立的同时，有效地将较大区域的布局布线问题分割为多个子区域的布局布线问题。层次式FPGA将逻辑资源分层和分组地管理，布线资源细分为高层次的全局互连线和低层次的局部互连线，不仅具备了更优的组织结构和集成能力，而且能有效地减少布线面积和信号时延，更好地适应FPGA逻辑容量迅速增加的需要。和传统的孤岛式、行阵式等结构的FPGA相比，层次式FPGA已被证明在相同布通率的情况下可有效地减少布线面积和信号时延。

因此，研究适用于层次式FPGA的资源模型和与之配套的高效快速布局布线方法是当前学术界和工业界亟待解决的问题，该问题的解决将有效地提高FPGA设计能力和性能，促进FPGA产业的迅速发展。

为解决上述问题，本发明基于赋权超图和多层次方法进行层次式FPGA布局布线。

一、本发明采用赋权超图来构造层次式FPGA布局布线过程中逻辑网表的数学模型，其中电路逻辑单元表示为赋权超图中的结点，电路单元间的连线表示为赋权超图中的超边。相比赋权无向图而言，赋权超图的多对多关系提供了精确描述逻辑网表的手段：每条超边可以连接两个以上的结点，对应于逻辑网表中的互连线可以连接两个以上的逻辑单元。

二、本发明采用多层次方法作为层次式FPGA布局和布线的方法，以有效满足VLSI对运行效率和处理能力更高的要求。它既可通过自底向上的结群阶段逐步缩小问题的规模、降低方法的时间复杂度，又可借助自顶向下的投影优化阶段逐层处理问题的细节、提高方法的求解准确性，与研究对象的层次特性自然地结合在一起。

多层次方法的概念。Karypis针对结点规模达到几百万的划分问题，提出了多层次方法的概念，在相对较短的时间内可以得到高质量的划分。该方法包含粗化、初始划分和迁移优化三个阶段。首先，它采用随机匹配策略将某些结点结合在一起，得到下一水平层的粗化图，重复此过程直到粗化图足够小为止，即得到一个最小图。然后，采用划分方法对最小图进行对分，得到一个初始划分。之后，将最小图投影回初始图，在每一水平层的细化划分中，按照贪心原则选择收益值最大的结点进行迁移优化，得到最后的结点划分结果。

多层次方法在电路划分和云计算任务调度中的应用。自多层次方法的概念提出以来，得到了广泛地重视，并应用在电路划分和云计算任务调度等多个研究领域。

2008年中国专利局公告的由冷明、郁松年和孙凌宇申报，中国专利号为200710043765.3号《基于多水平方法的大规模集成电路划分方法》的发明专利，针对现有技术方案中因采用随机策略进行匹配和贪心原则进行迁移优化，导致无法逃离局部最优的划分，提供了一种改进的基于多水平方法的大规模集成电路划分方法，有效地提高了大规模集成电路划分的效率和性能。该发明专利在多水平划分方法的粗化阶段，通过对结点属性进行赋权无向图中所有结点的核值求解排序，按照基于结点核值的非严格降序访问处于未匹配状态的结点，依据一定规则对其进行匹配，从而将连接性好的结点合并在一起；在多水平划分方法的优化阶段，采用免疫克隆优化程序改进贪心原则的局部搜索方法，对在每一水平层投影的划分进行优化，借助克隆操作、克隆变异操作、接种免疫疫苗操作和克隆选择操作，使得改进后的方法在利用启发信息搜索局部最优解的同时，能更自由地对具有潜力的解空间进行搜索，增加全局搜索能力。