[发明专利]一种存储单元及非易失性存储器

说明书

本发明公开了一种存储单元及非易失性存储器，其中，存储单元包括：半导体衬底，包括有源区；源区，位于所述有源区的半导体衬底内；栅区，包括依次层叠于所述源区之上且相互绝缘的浮栅和控制栅，其中，所述浮栅至少部分位于所述半导体衬底内，位于所述半导体衬底内的所述浮栅两侧及所述浮栅与所述源区之间形成有一体的隧穿氧化层；第一漏区和第二漏区，分别位于所述浮栅两侧的所述有源区的半导体衬底内。本发明解决了存储单元占据面积大的问题，可缩小非易失性存储器的尺寸。

技术领域

本发明实施例涉及半导体存储技术领域，尤其涉及一种存储单元及非易失性存储器。

背景技术

传统NOR闪存存储单元的栅区位于源区和漏区之间，源区和漏区之间的半导体层可形成沟道。在对NOR闪存进行编程时，存储单元的控制栅和漏区同时施加一定时间的高电压，沟道导通，并在横向电场和纵向电场的作用下，沟道中的载流子会通过热电子注入，跃至浮栅中。由于热电子注入的发生要求存储单元工作在高电压状态下，因此存储单元的沟道长度不能太短，限制了存储单元在沟道长度方向上的进一步缩小。

另外，为了区分存储单元“0”和“1”的不同状态，以及保证存储单元在高温下具有足够长时间的保持能力和擦写操作次数，要求存储单元在擦除状态下(“1”)能提供足够大的电流，这就要求存储单元的有源区足够大，从而限制了存储单元在沟道宽度方向上的进一步缩小。

发明内容

有鉴于此，本发明的目的是提出一种存储单元及非易失性存储器，以减少存储单元所占的面积，缩小非易失性存储器的尺寸。

为实现上述目的，本发明采用如下技术方案：

一方面，本发明实施例提供了一种存储单元，包括：

半导体衬底，包括有源区；

源区，位于所述有源区的半导体衬底内；

栅区，包括依次层叠于所述源区之上且相互绝缘的浮栅和控制栅，其中，所述浮栅至少部分位于所述半导体衬底内，位于所述半导体衬底内的所述浮栅两侧及所述浮栅与所述源区之间形成有一体的隧穿氧化层；

第一漏区和第二漏区，分别位于所述浮栅两侧的所述有源区的半导体衬底内。

进一步的，所述浮栅上表面与所述半导体衬底上表面齐平。

进一步的，所述浮栅的厚度为100～350nm。

进一步的，沿所述第一漏区、所述栅区和所述第二漏区的排布方向上，所述栅区的宽度为20～80nm。

进一步的，垂直于所述第一漏区、所述栅区和所述第二漏区的排布方向上，所述有源区的宽度为28～65nm。

进一步的，所述控制栅与非易失性存储器的字线同层设置，且所述控制栅与所述字线一体成型。

进一步的，所述控制栅和所述半导体衬底上覆盖有绝缘层；

所述绝缘层上设置有非易失性存储器的位线；

所述第一漏区和所述第二漏区通过位线接触孔电连接至同一条所述位线。

进一步的，所述控制栅与所述浮栅之间设置有层间介质层。

进一步的，所述层间介质层包括依次层叠的第一氧化层、氮化层和第二氧化层。

进一步的，所述控制栅和所述层间介质层两侧形成有侧墙。

另一方面，本发明实施例提供了一种非易失性存储器，包括：

多个呈阵列排布的如上述一方面所述的存储单元；

多条沿行方向延伸沿列方向排布的字线，每条所述字线与同一行所述存储单元的控制栅电连接；