[发明专利]半导体器件的制造方法

说明书

本发明提供一种半导体器件的制造方法，将原先在干法刻蚀步骤之前的退火步骤调整到干法刻蚀步骤和湿法刻蚀步骤之间，一方面可以激活剩余的轻掺杂源/漏区中的掺杂离子，另一方面还可以修复干法刻蚀对开口处的侧墙底部及垫氧化层等的损伤，以避免湿法刻蚀由于刻蚀掉损伤部分而造成的半导体衬底过刻蚀问题，从而改善后续形成的源/漏区应力层的负载效应，避免相邻两个栅极之间短路，提高器件性能以及器件良率。

技术领域

本发明涉及半导体器件制造技术领域，尤其涉及一种后栅型半导体器件的制造方法。

背景技术

当CMOS器件尺寸缩小到65nm技术节点，金属栅工艺就开始应用于在超深亚微米CMOS器件的制备，因为传统的多晶硅栅极存在多晶硅耗尽效应、高电阻率、P型多晶硅中硼扩散以及和高K(介电常数)栅介质不兼容等问题。金属栅替代多晶硅栅，形成金属栅/SiO₂或金属栅/高K介质栅结构，用于纳米晶体管和先进晶体管结构(如双栅晶体管、SOI器件等)，可以消除远程库仑散射效应，有效抑制高K栅介质中表面软声子散射引起的沟道载流子迁移率下降，有可能解决费米能级钉扎效应引起的阈值电压不可调制的问题。与多晶硅栅/高K介质相比，金属栅/高K介质栅结构具有更高的电子和空穴迁移率、合适的阈值电压，在NMOSFET和PMOSFET中具有更高的驱动电流性能。

目前，硅锗(SiGe)/碳硅(SiC)应变技术已经成为28nm至14nm的高K金属栅极(HKMG)工艺中的关键技术，用以提高晶体管沟道区的应力，在实现低功耗的同时提高晶体管性能。SiGe/SiC应变技术的一种应用方法是在晶体管的源/漏区形成所述应力层，可以利用衬底Si和源/漏区应力层之间的晶格失配形成应力，从而提高晶体管的性能。这种应用方法还存在以下缺陷：当形成的源/漏区应力层在测试区(TEST KEY)和器件区(MTCMOS)之间具有太多负载效应(loading effect)时，例如源/漏区应力层在测试区(TEST KEY)和器件区(MTCMOS)之间具有较大的深度差异(例如深度差达)，使得形成的应力层源/漏区的顶部低于与其相邻的栅极底部，进而容易导致相邻两个栅极之间短路。

因此，需要一种半导体器件制造方法，能够改善形成的应力层源/漏区的负载效应，避免相邻两个栅极之间短路，提高器件性能以及器件良率。

发明内容

本发明的目的在于一种半导体器件制造方法，能够改善应力层源/漏区的负载效应，避免相邻两个栅极之间短路，提高器件性能以及器件良率。

为了实现上述目的，本发明提供一种半导体器件制造方法，包括以下步骤：

提供半导体衬底，所述半导体衬底表面上具有栅极结构以及围绕在所述栅极结构侧壁的侧墙，以所述栅极结构和所述侧墙为掩膜，在所述栅极结构和侧墙两侧的半导体衬底内形成有轻掺杂源/漏区；

干法刻蚀所述轻掺杂源/漏区，以在所述栅极结构两侧的半导体衬底内形成开口；

对所述半导体衬底进行退火；

对所述开口中的半导体衬底进行湿法刻蚀，以使所述开口的深度达到要求；

在所述开口内形成材质不同于半导体衬底的应力层，进而形成源/漏区。

进一步的，所述侧墙包括第一侧墙以及围绕在第一侧墙外侧的第二侧墙，所述第一侧墙的材料为氧化硅，所述第二侧墙的材料为氮化硅。

进一步的，在形成所述应力层之后，去除所述第二侧墙。

进一步的，在形成所述应力层之后，以所述栅极结构为掩膜，在所述应力层内进行离子注入，形成源区和漏区；对所述源区和漏区进行热退火，激活所述源区和漏区中的掺杂离子。

进一步的，以所述栅极结构和所述侧墙为掩膜，在所述栅极结构两侧的半导体衬底内进行轻掺杂源/漏区离子注入，以形成所述轻掺杂源/漏区。