[发明专利]一种用于射频端口静电放电防护的可控硅电路

说明书

一种用于射频端口静电放电防护的可控硅电路，包括上拉可控硅、下拉可控硅以及第一限流电阻、第二限流电阻、第三限流电阻和第四限流电阻。本发明结合栅接地N型MOS管(GGNMOS)低触发电压和可控硅(SCR)低寄生电容的特点，将Poly多晶硅嵌入可控硅中，从而实现低触发电压和低寄生电容的特性，此外，本发明中的可控硅采用轴对称阱结构并加入限流电阻来增强ESD防护电路的鲁棒性。

技术领域

本发明涉及用于射频I/O端口的静电放电(ESD)防护器件，尤其是一种用于射频端口静电放电防护的可控硅电路，采用CMOS工艺，在射频集成电路的ESD防护电路中具有较大优势，结构简单，有利于片上集成，在改善ESD防护电路可靠性和静态功耗的同时，将触发电压极大地降低，且具有较小的寄生电容。

背景技术

静电放电(ESD)对集成电路造成的威胁十分严重，据相关统计，在集成电路领域因ESD造成的危害损失每年高达约100亿美元，约有58％的电子器件失效是由ESD和电应力引起的。如今随着芯片制作工艺的进步，工艺尺寸越来越小，更薄的氧化绝缘层使得集成电路受到ESD破坏的几率极大地增加。因此，为保证集成电路产品的良率，提高ESD防护的可靠性变得越来越重要，同时也对ESD防护电路提出了更为苛刻的设计要求。

在产品测试中，为量化不同情况下的ESD冲击，一般分为五种不同的模型：人体模型(HBM)、机器模型(MM)、充电器件模型(CDM)、国际电工委员会(IEC)定义模型、人体金属模型(HMM)。其中，前三种模型一直被工业界作为产品片上ESD防护的等级衡量标准。在集成电路内部做ESD防护，就是所谓的片上ESD防护，需要在集成电路各个I/O端口放置ESD防护器件或由ESD防护器件构成的ESD防护电路。一个好的片上防护电路需要做到能让任意两个I/O端口之间的ESD脉冲都顺利地被防护器件导走，同时要做到对核心电路造成的影响最小。ESD防护电路能够充分地防护核心电路不受ESD脉冲损坏，同时，自身也要有足够的鲁棒性，不会被ESD脉冲损坏。在核心电路正常工作期间，ESD防护电路本身不能工作，否则会影响核心电路的正常运行。

一个特定的集成电路有其固定的工作电源电压和失效击穿电压。设计ESD防护器件时，其维持电压要大于集成电路的工作电源电压，否则会发生闩锁现象；其触发电压要低于集成电路的失效击穿电压，否则会造成栅氧击穿现象，导致核心电路失效。满足以上两点是ESD防护器件设计的必要条件，此外，还需要尽量提高ESD防护器件的二次击穿电流和开启速度，满足给定的防护水平。

ESD器件可以分为非回滞型防护器件和回滞型防护器件两种。非回滞型ESD防护器件一般由反偏的二极管(Diode)实现，这种ESD器件结构简单、易于设计，但器件防护性能较差，且占用较大的硅片面积；回滞型ESD防护器件的种类较多，一般由栅接地N型MOS管(GGNMOS)、双极型晶体管(BJT)和可控硅(SCR)等，这些ESD器件具有良好的ESD防护性能，但器件设计相对复杂，为实现具体目标，需要经反复测试验证才能达到预期的效果。

对于用于射频I/O端口的ESD防护器件，除了ESD防护性能的考量外，还需要考虑ESD器件的寄生电容对核心电路性能的影响，否则会对核心电路的射频性能造成恶化。在非回滞型和回滞型ESD防护器件中，可控硅的寄生电容最小，因而被广泛用于射频集成电路芯片I/O端口的防护中。可控硅具有ESD防护能力强、导通电流均匀等优点，但也有触发电压高、开启速度慢等缺点，因此需要在结构、版图等方面对可控硅进行改进，从而满足设计需要。

发明内容

本发明提供了一种用于射频端口静电放电(ESD)防护的可控硅电路，在改善ESD防护电路可靠性和静态功耗的同时，将触发电压极大地降低，且具有较小的寄生电容。