[发明专利]输出恒定占空比信号的电路及时钟信号生成装置

说明书

技术领域

本发明涉及信号处理技术领域，尤其涉及一种输出恒定占空比信号的电路及时钟信号生成装置。

背景技术

随着集成电路工艺的不断发展，芯片的工作速度也在持续提高，然而，芯片工作速度的提高意味着更严格的电路时序精度，因此，对集成电路中时钟信号性能的要求也在不断提高。其中，占空比是时钟信号性能中一个比较重要的性能指标，并且许多数字电路系统通常对时钟信号的占空比要求在50％左右。

然而，在有些集成电路中,其时钟产生电路输出的时钟信号占空比通常较差,并且，会随着PVT(Process Voltage Temperature，工艺/电压/温度)的改变而变化；另外，即使时钟产生电路产生的是50％占空比的时钟信号,在传输过程中时钟信号仍然可能会发生占空比严重畸变。因此，如何获得适用于数字电路系统的精确50％占空比时钟信号就成了亟待解决的问题。

现有技术中，通常使用锁相环(PLL，Phase Locked Loop)电路来实现时钟信号占空比的调节。图1是PLL电路的结构示意图。如图1所示，该PLL电路包括相位检测器10、电荷泵20、环路滤波器30、压控振荡器40、分频器60和输出恒定占空比信号的电路50。在PLL电路工作期间，相位检测器10检测输入时钟信号INS与反馈时钟信号FEEDS之间的相差，生成控制信号，并将该控制信号发送给电荷泵20。其中，控制信号包含上升电荷泵控制信号和下降电荷泵控制信号。当输入时钟信号INS的相位超前反馈时钟信号FEEDS的相位时，相位检测器10被激活并生成上升电荷泵控制信号；相反，输入时钟信号INS的相位滞后反馈时钟信号FEEDS的相位时，相位检测器10被激活并生成下降电荷泵控制信号。电荷泵20和环路滤波器30响应上升电荷泵控制信号，提高控制电压的电平，或者响应下降电荷泵控制信号来降低控制电压的电平，然后，将控制电压输入压控振荡器40中。压控振荡器40生成被输出恒定占空比信号的电路50接收的两个中间时钟信号CLK和CLKB，且两个中间时钟信号CLK和CLKB之间的相差约180°。输出恒定占空比信号的电路50消除存在于每一个中间时钟信号CLK和CKLB中的占空比误差，生成保持正常占空比50％的校正后时钟信号CCLKB和CCLK，并且两个校正后时钟信号CCLKB与CCLK之间的相差也是约180°。另外，分频器60接收其中一个校正后时钟信号(在图1中是CCLK)，然后输出频率等于输入时钟信号INS的频率的反馈钟信号FEEDS。

通过上述电路结构，可以看出PLL电路结构设计复杂，所以其功耗面积开销较大；另外，上述PLL电路利用正反馈结构的压控振荡器难以产生精准50％占空比时钟信号，导致其工作过程中，容易产生波动、工作稳定性差。

发明内容

为克服相关技术中存在的问题，本发明提供一种输出恒定占空比信号的电路及时钟信号生成装置。

根据本发明实施例的第一方面，提供一种输出恒定占空比信号的电路，该电路包括：

直流隔离单元，用于对输入时钟信号中的直流信号进行隔离，得到交流时钟信号；

信号叠加单元，用于对所述交流时钟信号和来自偏置信号生成单元的直流偏置信号进行叠加，得到输出时钟信号；

偏置信号生成单元，用于在所述输出时钟信号的占空比小于50％时，生成直流电压高于上一周期的输出时钟信号对应的直流电压的直流偏置信号，以及在所述输出时钟信号的占空比大于50％时，生成直流电压低于上一周期的输出时钟信号对应的直流电压的直流偏置信号。

根据本发明实施例的第二方面，提供了一种时钟信号生成装置，该装置包括本发明实施例第一方面提供的输出恒定占空比信号的电路，还包括时钟信号源，其中，

所述时钟信号源的输出端与所述输出恒定占空比信号的电路的输入端连接。