[发明专利]时钟信号的占空比调整电路

说明书

本发明提供一种时钟信号的占空比调整电路。所述电路包括：上升边沿检测模块、压控延迟线模块、边沿合成模块、启动电路及占空比检测与低通滤波模块，其中，所述上升边沿检测模块的第一端与时钟输入端相连，所述压控延迟线模块的第一端与时钟输入端相连，所述边沿合成模块的第一端，与所述上升边沿检测模块的第二端及所述压控延迟线模块的第二端相连，所述启动电路的第一端与所述上升边沿检测模块的第二端以及所述压控延迟线模块的第二端相连，所述占空比检测与低通滤波模块与外部控制端、所述边沿合成模块的第二端、所述压控延迟线模块的第二端及所述启动电路的第二端相连，能够产生稳定、低抖动、占空比恒定的时钟信号。

技术领域

本发明涉及集成电路技术领域，尤其涉及一种时钟信号的占空比调整电路。

背景技术

在集成电路领域，占空比是指高电平在一个周期之内所占的时间比率；片上时钟信号在通过输入端口及反相器链的过程中，由于受到晶体管类型、电路结构、电压偏差和温度偏差等因素的影响，片上时钟的输出信号的占空比可能存在失调现象，随着占空比失调问题的累加，会对时钟信号质量产生严重影响；尤其在是在高速存储器、高速模数/数模转换、高精度信号采样、高精度传感器设计等领域，时钟信号占空比的恶化，将引起电路性能的巨大下降，因此占空比的稳定和校准已经成为许多时钟电路的必经步骤之一。

现有的占空比调节电路大部分是基于模拟电路来实现的，通过不同的直流偏移电压产生差分输出信号，进而通过存储在两个电容的电压保持差分输出信号的占空比，这种占空比调节电路由于直流偏移电压的存在，通常需要低回转时钟输入以保证精确度，使得电路的校正范围受到限制，通常在40％到60％之间，并且由于每个差分时钟信号中都存在不同的直流偏移电压，使得输出时钟的上升沿和下降沿在占空比校正过程中会发生变化，且抗干扰能力差，调节锁定时间长,不能满足现代高性能电路的设计要求。

发明内容

本发明提供的时钟信号的占空比调整电路，通过采用数字电路和模拟电路相结合的方式对占空比不理想的时钟信号进行调整，能够产生稳定、低抖动、占空比恒定的时钟信号。

第一方面，本发明提供一种时钟信号的占空比调整电路，包括：

上升边沿检测模块、压控延迟线模块、边沿合成模块、启动电路及占空比检测与低通滤波模块，其中，

所述上升边沿检测模块的第一端与时钟输入端相连，用于接收时钟输入信号，并对所述时钟输入信号进行上升边沿检测处理后得到第一时钟信号；

所述压控延迟线模块的第一端与时钟输入端相连，用于接收时钟输入信号，并将所述时钟输入信号进行下降边沿检测处理得到第二时钟信号；

所述边沿合成模块的第一端，与所述上升边沿检测模块的第二端及所述压控延迟线模块的第二端相连，用于接收所述第一时钟信号及所述第二时钟信号，并将所述第一时钟信号及所述第二时钟信号进行合成得到输出时钟信号；

所述启动电路的第一端与所述上升边沿检测模块的第二端以及所述压控延迟线模块第二端相连，用于接收所述第一时钟信号和所述第二时钟信号，并在检测到所述第一时钟信号和所述第二时钟信号处于正常状态后，发送启动信号至所述占空比检测与低通滤波模块；

所述占空比检测与低通滤波模块的第一端，与外部控制端相连，用于接收所述外部控制端给出的控制字，并解读所述控制字得到与所述控制字对应的预设电压；

所述占空比检测与低通滤波模块的第二端，与所述边沿合成模块的第二端及所述启动电路的第二端相连，用于在接收所述启动信号后，接收所述输出时钟信号，并将所述输出时钟信号进行滤波处理得到直流电压，将所述直流电压与所述预设电压进行对比得到电压偏差；