[发明专利]元件芯片的制造方法有效

专利信息
申请号: 201710088563.4 申请日: 2017-02-17
公开(公告)号: CN107180753B 公开(公告)日: 2023-05-23
发明(设计)人: 置田尚吾;针贝笃史 申请(专利权)人: 松下知识产权经营株式会社
主分类号: H01L21/3065 分类号: H01L21/3065
代理公司: 中科专利商标代理有限责任公司 11021 代理人: 齐秀凤
地址: 日本国*** 国省代码: 暂无信息
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摘要:
搜索关键词: 元件 芯片 制造 方法
【权利要求书】:

1.一种元件芯片的制造方法,将具备第1主面以及与第1主面相反的一侧的第2主面且具备由分割区域划定的多个元件区域的基板,在所述分割区域进行分割来形成多个元件芯片,

所述元件芯片的制造方法包括:

准备工序,准备将所述第1主面粘接到保持片而保持在所述保持片的基板;

载置工序,将保持了所述基板的所述保持片载置到设置在等离子体处理装置内的载置台;和

等离子体切割工序,将所述基板的所述分割区域从所述第2主面等离子体蚀刻到所述第1主面,将所述基板单片化为多个元件芯片,

所述等离子体切割工序包括:

第1等离子体蚀刻工序,在所述载置台与所述保持片之间供给冷却用气体,同时等离子体蚀刻所述分割区域的厚度的一部分;和

第2等离子体蚀刻工序,在所述第1等离子体蚀刻工序之后,停止所述冷却用气体的供给,等离子体蚀刻所述分割区域的剩余部分,

所述等离子体切割工序在对所述载置台施加了高频电力的状态下进行,

所述第1等离子体蚀刻工序中施加给所述载置台的所述高频电力,大于所述第2等离子体蚀刻工序中施加给所述载置台的所述高频电力。

2.根据权利要求1所述的元件芯片的制造方法,其中,

在所述分割区域的剩余厚度大于20μm的时刻,结束所述第1等离子体蚀刻工序,开始所述第2等离子体蚀刻工序。

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