[发明专利]元件芯片及其制造方法

说明书

一种元件芯片及其制造方法，用保护膜被覆解理起点来提高元件芯片的抗弯强度。该制造方法包括：准备基板的工序；激光划片工序，对基板的分割区域照射激光而形成第1及第2损伤区域；各向异性蚀刻工序，将基板暴露于第1等离子体来除去第1损伤区域，并使第2损伤区域的一部分露出。还包括：保护膜沉积工序，使保护膜沉积在元件区域、分割区域和露出的第2损伤区域的一部分；保护膜蚀刻工序，将基板暴露于第2等离子体来除去沉积在分割区域的保护膜的一部分及沉积在元件区域的保护膜，并使覆盖第2损伤区域的一部分的保护膜残留。还包括等离子体切割工序，在用支承构件支承了第2主面的状态下将基板暴露于第3等离子体来将基板分割为元件芯片。

技术领域

本发明涉及元件芯片及其制造方法，尤其涉及抗弯强度优异的元件芯片的制造方法。

背景技术

如图5A～C所示，元件芯片通过切割包括作为半导体层的第1层31和包含绝缘膜的第2层32的基板30来制造。基板30具备对基板30进行区划的分割区域R11和由分割区域R11划定的多个元件区域R12(图5A)。通过除去基板30的分割区域R11，从而基板30被切割，形成多个元件芯片130。专利文献1教导了利用激光L划刻了分割区域则1之后(图5B)，利用等离子体P进行蚀刻(图5C)，从而切割基板30。

在先技术文献

专利文献

专利文献1：JP特表2013-535114号公报

在激光划片工序(图5B)中，通常由于热效应而会在基板30形成损伤区域DR。损伤区域DR由于热传播而形成得比照射激光的分割区域R11宽。因此，之后，即使通过等离子体蚀刻除去分割区域R11，在元件区域R12，即，在被切割的元件芯片130的端面也会残留损伤区域DR(图5C)。在损伤区域DR中，在结晶紊乱或多结晶的情况下，会发生晶粒的粗大化。因此，尤其是残留在第1层31的损伤区域DR，易成为第1层31解理的起点，会成为元件芯片130损伤的原因。也就是说，在该方法中，元件芯片130的抗弯强度容易降低。

发明内容

本公开所涉及的发明的一方面涉及一种元件芯片的制造方法，包括以下工序。即，元件芯片的制造方法包括：准备基板的工序、激光划片工序、激光划片工序之后进行的各向异性蚀刻工序、各向异性蚀刻工序之后进行的保护膜沉积工序、保护膜沉积工序之后进行的保护膜蚀刻工序、保护膜蚀刻工序之后进行的等离子体切割工序。

在准备基板的工序中，准备具备第1主面以及第2主面，并且具备作为半导体层的第1层和包含形成在第1层的第1主面侧的绝缘膜的第2层，并且具备多个元件区域和划定元件区域的分割区域的基板。

在激光划片工序中，对分割区域从第1主面侧照射激光，从而在分割区域形成具备露出第1层的露出部的开口，并且在露出部形成第1损伤区域，在第1损伤区域的附近且第1层的被第2层覆盖的部分形成第2损伤区域。

在各向异性蚀刻工序中，通过使基板暴露于第1等离子体来各向异性地蚀刻第1损伤区域，从而除去第1损伤区域，并且使第2损伤区域的一部分露出。

保护膜沉积工序，使保护膜沉积在元件区域、分割区域和露出的第2损伤区域的一部分。

保护膜蚀刻工序，使基板暴露于第2等离子体来各向异性地蚀刻保护膜，从而除去沉积在分割区域的保护膜的一部分以及沉积在元件区域的保护膜，并且使覆盖第2损伤区域的一部分的保护膜残留。

等离子体切割工序，在用支承构件支承了第2主面的状态下，将基板暴露于第3等离子体来各向异性地蚀刻分割区域，从而将基板分割为具备元件区域的多个元件芯片。