[发明专利]基于垂直沟道的MISFET器件及其制备方法

说明书

技术领域

本发明涉及一种半导体器件，特别涉及一种基于垂直沟道的MISFET(Vertical Channel Heterostructure Metal-Insulator-Semiconductor Field-effect Transistor,VC-MISFET)器件及其制备方法。

背景技术

随着微电子技术的发展，CMOS器件和集成电路已经步入所谓的后摩尔时代，也即，集成电路的发展已经逐步偏离“摩尔定律”的曲线。特别是当器件的栅长及沟道长度越来越短、栅介质层越来越薄时所带来的“短沟道效应”、“DIBL效应”(Drain Induced Barrier Lowering，漏端引入的势垒降低)以及源漏直接隧穿等，使得器件尺寸缩小愈来愈困难。并且由于栅长变短，栅控能力下降，使器件的亚阈摆幅以及开关电流比下降，带来功耗增加等一系列问题。为了解决以上问题，研究人员提出了Si基Fin-FET、Si基垂直沟道器件、基于纳米线的垂直器件等解决方案。但这些解决方案仍存在一些缺陷。例如，Fin-FET仍然要借助光刻技术来获得更小的栅长。又如，基于Si纳米线的器件等必须进行局部掺杂，这增大了工艺难度。再如，Si基垂直沟道器件可以先行形成多层不同掺杂类型的结构再刻蚀形成垂直沟道结构，但是，这无疑更加增大了工艺的复杂程度，而且Si材料体系由于其材料性质所限，在耐高压和耐高温、抗辐射等方面的性能均不甚理想。

发明内容

本发明的主要目的在于提供一种基于垂直沟道的MISFET(Metal-Insulator-Semiconductor Field-effect Transistor，金属-绝缘介质或氧化物半导体场效应管)器件及其制备方法，以克服现有技术的不足。

为实现上述发明目的，本发明采用了如下技术方案：

本发明实施例提供了基于垂直沟道的MISFET器件，包括源极、漏极、栅极以及MIS结构，其特征在于：所述MIS结构包括至少一半导体结构和环绕半导体结构设置的绝缘介质，且在所述半导体结构和绝缘介质的界面处形成有沟道，所述沟道的轴线基本垂直于一选定平面，所述源极与漏极经所述沟道电连接，所述栅极分布于源极和漏极之间。

在一些较佳实施方案中，所述MISFET器件包括阵列分布的复数个半导体结构，且该复数个半导体结构与绝缘介质之间形成有由复数个所述的沟道组成的沟道阵列。

在一些较佳实施方案中，所述源极、漏极及栅极中的至少一者平行于所述选定平面。进一步的，所述源极、漏极与所述半导体结构形成欧姆接触。

进一步的，所述半导体结构的材质可以选自III～V族半导体。

本发明实施例还提供了一种基于垂直沟道的MISFET器件的制备方法，其包括：

于衬底主平面上形成MIS结构，所述MIS结构包括至少一半导体结构和环绕半导体结构设置的绝缘介质，且在所述半导体结构和绝缘介质的界面处形成有沟道，所述沟道的轴线基本垂直于一选定平面；

制作源极、栅极及漏极，并使所述源极与漏极经所述沟道电连接，所述栅极分布于源极和漏极之间。

在一些较佳实施方案中，所述的制备方法还包括：在所述衬底主平面上形成阵列分布的复数个半导体结构与绝缘介质，并使该复数个半导体结构与绝缘介质之间形成由复数个所述的沟道组成的沟道阵列。

在一些较佳实施方案中，所述源极、漏极及栅极中的至少一者平行于所述选定平面。进一步的，所述源极、漏极与所述半导体结构形成欧姆接触。

进一步的，所述半导体结构的材质可以选自III～V族半导体。

较之现有技术，本发明至少具有如下优点：

(1)本发明MISFET器件的栅极可对沟道实现全角度包围，因此可以最大限度地提高栅控能力。

(2)本发明MISFET器件的栅极长度由沉积的栅极金属厚度决定，因此其极限厚度可以达到单原子层厚度，即，可以突破光刻的极限，进而可以极大提高器件工作频率。

(3)本发明的MISFET器件因III-V器件可以经高温合金化方式形成欧姆接触，所以毋需对源、漏极接触处的半导体进行局部掺杂，简化了工艺；

(4)本发明的MISFET器件在制作时，无需如现有平面结构器件那样考虑栅极、漏极、源极的引线交迭问题，可以大大简化工艺难度，提高成品率。

附图说明