[发明专利]一种逐次逼近式模数转换器

权利要求书

1.一种逐次逼近式模数转换器，包括比较器和电容DAC，其特征在于：所述转换器还包括有n路锁存器和锁存器控制信号产生电路，其中比较器的输出端与n路锁存器的输入端连接，n路锁存器的输出端与电容DAC控制端一一对准连接，所述锁存器控制信号产生电路的n个控制信号输出端分别与n路锁存器的控制信号输入端连接，锁存器控制信号产生电路用于根据采样时钟Clks和比较器比较完成信号Valid分别为n路锁存器产生控制信号；

所述锁存器控制信号产生电路包括第一同步触发链、第二同步触发链、第一组合逻辑电路、第二组合逻辑电路；

所述第一同步触发链包括从左到右依次设置的触发器k1、触发器k2、…、触发器kn，其中n个触发器的触发器复位端口、触发器时钟端口分别接入采样时钟Clks和比较器比较完成信号Valid；对于触发器k1，其D端接入Dvdd；对于触发器k2、…、触发器k(n-1)，其D端与位于其左侧的触发器的Q端连接，其Q端与位于其右侧的触发器的D端连接；

所述第一组合逻辑电路包括一个三输入或门电路，所述三输入或门电路的三个输入端分别接入采样时钟Clks、比较器比较完成信号Valid和触发器kn的Q端；

所述第二同步触发链包括从左到右依次设置的触发器j0、触发器j1、触发器j2、…、触发器jn，其中触发器j0、触发器j1、触发器j2、…、触发器jn的触发器复位端口、触发器时钟端口分别接入采样时钟Clks和三输入或门电路的输出端，触发器j0的D端接入Dvdd，触发器j0的Q端通过非门电路接入触发器j1的D端；对于触发器j2、…、触发器j(n-1)，其D端与位于其左侧的触发器的Q端连接，其Q端与位于其右侧的触发器的D端连接；

其中触发器的Q端和D端分别表示触发器的同相输出端口和触发器的信号输入端口，Dvdd表示数字电路供电电压；

所述第二组合逻辑电路包括n个输出回路，分别为输出回路En1、输出回路En2、…、输出回路Enn，其中每个输出回路均包括非门电路和与门电路，非门电路的输出端与与门电路的一个输入端连接；对于输出回路Eni，其非门电路的输入端与触发器ki的Q端连接，其与门电路的另一个输入端与触发器ji的Q端连接，i的值为1、2、3、..、n；输出回路En1、输出回路En2、…、输出回路Enn的与门电路的输出端分别与n路锁存器的控制信号输入端连接。

2.根据权利要求1所述的逐次逼近式模数转换器，其特征在于：所述比较器的输出端通过缓冲器与n路锁存器的输入端连接，所述n路锁存器的输出端分别通过缓冲器与电容DAC连接。

3.根据权利要求1所述的逐次逼近式模数转换器，其特征在于：所述锁存器包括NMOS管MN2、PMOS管MP2、NMOS管MN1、PMOS管MP1、PMOS管MP3、反相器INV1、反相器INV2；

所述NMOS管MN1的源极与比较器的输出端连接，NMOS管MN1的栅极与锁存器控制信号产生电路的控制信号输出端连接，NMOS管MN1的漏极与PMOS管MP2的栅极连接；

PMOS管MP1的栅极与锁存器控制信号产生电路的控制信号输出端连接，PMOS管MP1的源极接入Vdd，PMOS管MP1的漏极与NMOS管MN1的漏极连接；

PMOS管MP2的源极接入Vdd，PMOS管MP2的漏极与NMOS管MN2的漏极连接；

NMOS管MN2的栅极接入Rst，NMOS管MN2的源极接地；

PMOS管MP2的漏极依次通过反相器INV1、反相器INV2与电容DAC连接；

PMOS管MP3的漏极接反相器INV1的输入端，PMOS管MP3的源极接反相器INV2的输出端，PMOS管MP3的栅极接锁存器控制信号产生电路的控制信号输出端。

4.根据权利要求1所述的逐次逼近式模数转换器，其特征在于：所述锁存器包括NMOS管MN2、PMOS管MP2、NMOS管MN1、PMOS管MP1、PMOS管MP3、反相器INV1、反相器INV2；

所述PMOS管MP1的源极接比较器的输出端，PMOS管MP1栅极接锁存器控制信号产生电路的控制信号输出端，PMOS管MP1的漏极接NMOS管MN2的栅极与NMOS管MN1的漏极；

所述NMOS管MN1的源极接地，所述NMOS管MN1的栅极接锁存器控制信号产生电路的控制信号输出端；

所述NMOS管MN2的源极接地，所述NMOS管MN2的漏极接PMOS管MP2的漏极，PMOS管MP2的源极接Vdd，PMOS管MP2的栅极接Rst；

所述NMOS管MN2的漏极依次通过反相器INV1、反相器INV2与电容DAC连接；

PMOS管MP3的漏极接反相器INV1的输入端，PMOS管MP3的源极接反相器INV2的输出端，PMOS管MP3的栅极接锁存器控制信号产生电路的控制信号输出端。