[发明专利]FPGA调试系统及方法

说明书

技术领域

本发明涉及芯片及FPGA电子系统设计领域，特别是涉及FPGA调试系统及方法。

背景技术

现场可编程门阵列(FPGA)器件作为一种灵活高效可编程器件，被广泛应用于各种电子系统以及集成电路芯片开发的原型验证系统中。但是FPGA的开发门槛却比较高，尤其是其调试手段比较匮乏，由于FPGA是实时运行并且和主机服务器的连接通道有限，所以无法采用仿真的验证方法来实时记录并存储所有内部信号的值，导致FPGA设计实现的功能出现异常之后很难定位导致异常的原因。

当前FPGA调试方案的最主要为问题就是由于FPGA的片上RAM资源非常有限，通常FPGA上的RAM资源小于10MB，并且这些有限的RAM资源还要分配给目标功能使用，调试系统能占用的RAM资源就更少。

假设当前的调试系统能够分配到5MB的FPGA片上RAM来存储调试信号的值，通常FPGA上运行的时钟频率为100MHz左右，假定调试信号的数量为200(一条64位宽的内部总线的信号数量)，那么能观测的信号的时间长度＝5MB/200b x 10ns＝2ms。

可以看到，在当前的调试技术下，调试信号的数量和调试信号记录时间长度成反比。调试者需要预估和平衡信号的数量和记录时间长度，而且只能在有限时间点内抓取有限数量的信号。选取哪些信号在哪些时间点进行观测就非常的关键。但是当FPGA的目标功能规模稍大或稍复杂的时候，非常难以通过有限时间内的有限信号的情况来诊断问题的根源。

尤其是当异常的时间跨度较大时，触发时机的设定非常的困难，因为当前的调试技术，时间长度通常在微秒级别至多几个毫秒的级别；如果遇到的异常现象的时间跨度(导致异常的根源事件的发生到功能表现出异常的时间)而超出所能记录的时间长度，调试就会更为困难。

当前的调试技术另一个显著的缺点就是需要反复挑选和更改调试信号和触发时机，而每次更改都需要重新运行整个FPGA的实现流程(编译，综合，布局布线，生成bit文件，下载到FPGA芯片中)，这个流程非常的耗时，通常需要数个小时才能完成，这就导致调试的效率非常低。另外对于时序设计比较紧张的大型或者复杂的FPGA功能而言，更改调试信号后重新运行FPGA实现流程的时候，经常会遇到时序收敛不稳定的情况，这又是比较棘手难以处理的。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供FPGA调试系统及方法，大大增加调试信号观测时间长度，解决现有技术中由于调试信号观测时间长度不够而导致的诸多问题。

为实现上述目的及其他相关目的，本发明提供一种FPGA调试系统，FPGA芯片在调试时写入调试信号信息；所述FPGA调试系统包括：片外存储单元，用于接收并存储从所述FPGA芯片读取的所述调试信号信息；其中，所述片外存储单元的存储容量大于所述FPGA芯片，且其接口带宽不小于所述FPGA芯片中调试信号的总带宽。

于本发明的一实施例中，所述FPGA包括：用于连接一主机的主机接口、以及连接所述片外存储单元的存储器接口；所述存储器接口连接于所述主机接口以供所述主机读取所述片外存储单元中的调试信号信息。

于本发明的一实施例中，所述FPGA包括：用于连接一主机的主机接口；所述片外存储单元设于一主机，所述主机通过主机接口接收所述调试信号信息并存储于所述片外存储单元。

于本发明的一实施例中，所述主机接口类型包括：接口带宽不小于所述FPGA芯片中调试信号的总带宽的PCI-E接口、USB接口、及以太网接口中的任意一种。。

于本发明的一实施例中，所述片外存储单元的类型包括：DDR RAM、固态硬盘和/或硬盘阵列。

于本发明的一实施例中，包括：主机，从所述片外存储单元读取所述调试信号信息，并组织成IEEE1364标准的VCD格式文件。

为实现上述目的及其他相关目的，本发明提供一种FPGA调试方法，FPGA芯片在调试时写入调试信号信息；所述方法包括：从所述FPGA芯片读取所述调试信号信息；将所读取的调试信号信息存储于片外存储单元；其中，所述片外存储单元的存储容量大于所述FPGA芯片，且其接口带宽不小于所述FPGA芯片中调试信号的总带宽。