[发明专利]带隙基准电路

说明书

技术领域

本发明涉及半导体集成电路领域，特别是涉及一种带隙基准电路。

背景技术

电压基准电路是模拟集成电路设计中的基本模块，如数模转换器(DAC)、模数转换器(ADC)、线性稳压器(LDO)等电路设计中都不可缺少。传统的带隙基准电路采用负温度系数的双极型晶体管电压VBE和正温度系数电压VT相加的方式来降低输出电压的温度系数。

图1是现有的带隙基准电路原理图，其包括启动电路和带隙基准主体电路。图1中，带隙基准主体电路由PMOS晶体管PM3、PM4、PM5、运算放大器YF2、电阻R6和R7、三极管Q2、Q3和Q4组成，其中三极管Q2、Q3和Q4的基极与集电极连接在一起呈二极管接法，三极管Q2和Q3的发射结面积比为1:N，其中N为大于1的整数，通常取8或24等，这样三极管Q2基极发射极电压V_{be_Q2}大于三极管Q3基极发射极电压V_{be_Q3}，由于运算放大器使节点电压VN＝VP＝V_{be_Q2}，所以电流I5＝(V_{be_Q2}-V_{be_Q3})/R7，ΔVbe即(V_{be_Q2}-V_{be_Q3})具有正温度系数，所以电流I5为与绝对温度成正比(Proportional To Absolute Temperature，PTAT)的电流。PMOS管PM5和PM4、PM3组成电流镜像电路，使得PMOS管PM5路径上的电流I6为电流I5的镜像电流，I6＝K*I5,其中K为PMOS晶体管PM5与PM4或PM3的比例系数，电流I6通过电阻R6和连接成二极管结构的三极管Q4连接，输出基准电压VBG由I6×R6+V_{be_Q4}决定，

即VBG＝I6×R6+V_{be_Q4}＝V_{be_Q4}+K*(R6/R7)*ΔVbe,其中V_{be_Q4}为三极管Q4的基极发射极电压，I6具有正温度系数，V_{be_Q4}具有负温度系数，这样基准电压VBG的温度系数就能调节。

启动电路包括NMOS管NCAP，PMOS管PM6，电阻RST；启动时由于电源电压通过电阻RST给NMOS管NCAP充电，节点NST的电压会缓慢上升使PMOS管PM6导通，PMOS管PM3、PM4和PM5的栅极电压被拉低从而导通，这样就有电流注入到带隙基准主体电路而使电路启动；当节点NST的电压充电到电源电压后，PMOS管PM6截止，启动电路关闭。现有带隙基准电路的驱动能力较差，当基准电压VBG的输出端有抽电流时，该电流只能由PMOS管PM5的镜像电流提供，这样流经R6和三极管Q4的电流就会减小或没有，从而基准电压VBG容易下降。

发明内容

本发明要解决的技术问题是提供一种带隙基准电路，能为输出的基准电压VBG提供一定电流驱动能力。

为解决上述技术问题，本发明的带隙基准电路，包括：

第一PMOS晶体管Pmirr，第一NMOS晶体管NMO，第一运算放大器YF1，第一PNP晶体管Q0，第二PNP晶体管Q1，第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R0；

第一PMOS晶体管Pmirr的源极与电源电压端VDD相连接，其栅极与电流偏置电路的输出端PB相连接，其漏极与第三电阻R3的一端、第一NMOS晶体管NMO的漏极以及第四电阻R4的一端相连接，该连接的节点作为带隙基准电路的基准电压VBG输出端；

所述第三电阻R3的另一端与第一电阻R1的一端和第二电阻R2的一端相连接；

所述第一电阻R1的另一端与第一PNP晶体管Q0的发射极和第一运算放大器YF1的反向输入端相连接；第一PNP晶体管Q0的基极和集电极接地；

所述第一运算放大器YF1的正向输入端与第二电阻R2的另一端和第六电阻R0的一端相连接，第六电阻R0的另一端与第二PNP晶体管Q1的发射极相连接；第二PNP晶体管Q1的基极和集电极接地；

所述第一运算放大器YF1的输出端与第一NMOS晶体管NMO的栅极相连接，第一NMOS晶体管NMO的源极接地；

所述第四电阻R4的另一端与第五电阻R5的一端相连接，第五电阻R5的另一端接地。