[发明专利]超结器件及其制造方法

说明书

本发明公开了一种超结器件，超结器件单元包括：沟槽栅，形成于N型柱顶部；在沟槽栅两侧形成有沟道区；源区形成于所述沟道区表面，漏区形成于超结结构的底部；在沟槽栅的底部形成有P型表面埋层，P型表面埋层和沟槽栅的底部接触且P型表面埋层的宽度小于栅极沟槽的宽度，电荷流动区设置有P型环，在超结器件反向击穿时P型表面埋层形成一条反向空穴雪崩电流的路径，从而减小沟槽栅对反向空穴雪崩电流的聚集能力并从而提高器件的UIS能力。本发明还公开了一种超结器件的制造方法。本发明能提高器件的UIS能力，能减少器件的Cgd从而降低器件的开关损耗，工艺成本低，还能减少P型表面埋层对器件的导通电阻的影响。

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种超结器件，本发明还涉及该超结器件的制造方法。

背景技术

超结MOSFET采用新的耐压层结构，利用一系列的交替排列的半导体P型薄层和N型薄层组成的超结结构来在截止状态下在较低电压下就将所述P型薄层和N型薄层耗尽,实现电荷相互补偿,从而使P型薄层和N型薄层在高掺杂浓度下能实现高的击穿电压，从而同时获得低导通电阻和高击穿电压,打破传统功率MOSFET理论极限。

超结器件在开关应用中，超结器件如超结MOSFET的无箝位电感开关(Unclampedinductive Switching，UIS)能力涉及到整个器件的可靠性，所以非常重要。超结MOSFET为了获得稳定的击穿电压和器件性能，反向击穿一般都设计发生在电荷流动区即器件单元(Cell)区。此时，影响器件UIS能力的关键因素是寄生三极管导通的难易程度。由于在反向偏置时，多晶硅栅为零偏，所以对N型柱即N型薄层中的空穴雪崩电流有一定的聚集效应，导致空穴电流在多晶硅栅的聚集后几乎全部通过P型体区即沟道区并汇集到源极的接触孔，由于有较大电流通过沟道区和N型柱组成的PN结附近，从而使寄生三极管有较大的导通风险，显著降低器件的UIS可靠性。

发明内容

本发明所要解决的技术问题是提供一种超结器件，能提高器件的UIS能力。为此，本发明还提供一种超结器件的制造方法。

为解决上述技术问题，本发明提供的超结器件的中间区域为电荷流动区，终端保护区形成于所述电荷流动区的周侧，过渡区位于所述终端保护区和所述电荷流动区之间。

超结结构由多个N型柱和P型柱交替排列组成，一个所述N型柱和相邻的一个所述P型柱组成一个超结单元；在所述电荷流动区中一个所述超结单元中形成有一个所述超结器件单元，所述超结器件单元包括：

沟槽栅，包括形成于所述N型柱顶部的栅极沟槽、形成于所述栅极沟槽底部表面和侧面的栅介质层以及填充于所述栅极沟槽中的多晶硅栅。

在所述沟槽栅两侧形成有由P阱组成的沟道区，所述沟道区还延伸到所述P型柱的顶部；被所述多晶硅栅侧面覆盖的所述沟道区的表面用于形成沟道。

由N+区组成的源区形成于所述沟道区表面，由N+区组成的漏区形成于所述超结结构的底部。

所述源区的顶部通过接触孔连接到由正面金属层组成的源极，所述多晶硅栅的顶部通过接触孔连接到由正面金属层组成的栅极。

在所述沟槽栅的底部形成有P型表面埋层，所述P型表面埋层和所述沟槽栅的底部接触，在所述超结器件反向击穿时所述P型表面埋层形成一条反向空穴雪崩电流的路径，从而减小所述沟槽栅对反向空穴雪崩电流的聚集能力并从而提高器件的UIS能力。

所述P型表面埋层的宽度小于所述栅极沟槽的宽度，通过缩小所述P型表面埋层的宽度来减少所述P型表面埋层对器件的导通电阻的影响。