[发明专利]半导体元件及其形成方法

说明书

本发明公开一种半导体元件及其形成方法，半导体元件包含多个位线、晶体管、介电层、多个插塞以及盖层。多个位线设置在基底的存储器区；晶体管设置在基底的周边区。多个插塞设置在介电层内，并分别位于存储器区与周边区内。盖层是同时设置在该存储器区与该周边区内，位于周边区内的盖层介于多个插塞之间，并使一部分的介电层位于盖层与多个晶体管之间。

技术领域

本发明涉及一种半导体元件及其制作工艺，特别是涉及一种随机动态处理存储器元件及其制作工艺。

背景技术

随着各种电子产品朝小型化发展的趋势，动态随机存取存储器(dynamic randomaccess memory,DRAM)的设计也必须符合高集成度及高密度的要求。对于具备凹入式栅极结构的动态随机存取存储器而言，由于其可以在相同的半导体基底内获得更长的载流子通道长度，以减少电容结构的漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面栅极结构的动态随机存取存储器。

一般来说，具备凹入式栅极结构的动态随机存取存储器是由数目庞大的存储单元(memory cell)聚集形成一阵列区，用来存储数据，而每一存储单元可由一晶体管元件与一电荷贮存装置串联组成，以接收来自于字符线(word line,WL)及位线(bit line,BL)的电压信号。因应产品需求，阵列区中的存储单元密度须持续提升，造成相关制作工艺与设计上的困难度与复杂度不断增加。举例来说，内连线结构的线宽的逐渐变窄也使得传输信号的线阻值(line resistance,R)变大。此外，导线间的间距缩小也使得寄生电容(parasiticcapacitance,C)变大。因此，使得信号因电阻与电容间延迟(RC delay)的状况增加，对于存储单元的操作与效能均有负面的影响。

因此，现有技术还待进一步改良以有效提升相关存储器元件的效能及可靠度。

发明内容

本发明的一目的在于提供一种半导体元件的形成方法，其是制作工艺简化的前提下，在各位线与各存储节点之间形成一空隙层。由此，可利用具低阻值的空隙层来改善电阻增加与电容间延迟的状况。

本发明的另一目的在于提供一种半导体元件，其是在各位线与各存储节点之间设置一空隙层，由此改善电阻增加与电容间延迟的状况。

为达上述目的，本发明的一实施例提供一种半导体元件的形成方法，其包含以下步骤。首先，提供一基底，该基底包含一存储器区与一周边区。在该基底的该存储器区形成多个位线，各该位线的两侧形成有一复合间隙壁，该复合间隙壁包含一中间硅层，并且，在该基底的该周边区形成至少一栅极结构。然后，形成一介电层，该介电层覆盖在该存储器区与该周边区上。在该介电层内形成多个插塞。后续，移除该复合间隙壁的该中间硅层，以在该复合间隙壁内形成一空隙层，并形成一盖层，覆盖在该空隙层与该介电层上。

为达上述目的，本发明的一实施例提供一种半导体元件，其包含多个位线、至少一晶体管、一介电层、多个第一插塞、多个第二插塞以及一盖层。该些位线设置在一基底的一存储器区上，其中各该位线的两侧具有一复合间隙壁，该复合间隙壁包含一第一层、一空隙层与一第三层。该晶体管是设置在该基底的一周边区上。该介电层是设置在该基底上，覆盖该些位线与该晶体管。该些第一插塞是设置该介电层内，并位于该存储器区内。该些第二插塞是设置该介电层内，并位于该周边区内。该盖层是设置在该存储器区与该周边区内，其中，位于该周边区内的该盖层是介于该些第二插塞之间，并使一部分的该介电层位于该盖层与该晶体管之间。

本发明的形成方法，是在存储节点与其接触垫形成后，直接利用该接触垫作为蚀刻掩模来形成位于各位线之间的空隙层。而该空隙层是通过移除复合间隙壁中唯一由含硅材质构成的中间硅层而形成，由此，可在避免影响其他区域内制作工艺的前提下，形成空隙层。本实施例的方法不仅具有制作工艺简化的效果，更可使所形成的元件具有较佳的元件效能。

附图说明

图1至图9为本发明较佳实施例中半导体元件的形成方法的步骤示意图，其中：