[发明专利]基于FPGA的多业务高速光纤传输系统

说明书

技术领域

本发明涉及通信和图像处理中光同步数字传输领域，特别涉及一种基于FPGA的多业务高速光纤传输系统，包括业务适配模块、总线传输模块、总线交叉模块和光收发模块和网管控制模块；

背景技术

现有技术中，多业务光端机主要包括pdh、sdh、mstp等设备，承载的业务包括以太网、E1、话音等，对高速ADC数据传输通常需经过处理后再经过光纤进行传输，当传输速率在10Gbps以上时，设备复杂度急剧增加；随着通信和图像处理对信号处理带宽越来越大的需求以及技术进步和运用的扩展，现在往往要求高速ADC数据直接进行传输，在中心站点进行统一处理，简化终端的复杂度，而现在高速ADC的传输速率常常高于10Gbps，现有的技术和设备无法满足光纤传输的技术要求；

发明内容

针对现有技术的不足，本发明解决的技术问题是如何解决现有技术和设备无法满足高速ADC在传输速率高于10Gbps时进行光纤传输的技术要求问题；

为解决上述技术问题，本发明提供的技术方案是一种基于FPGA的多业务高速光纤传输系统，包括业务适配模块、总线传输模块、总线交叉模块和光收发模块和网管控制模块；业务适配模块、总线传输模块、总线交叉模块和光收发模块依次通过双向传输信号连接并分别和网管控制模块通过双向传输信号连接；网管控制模块由CPU通过SPI对业务适配模块的配置和状态信息以及总线交叉模块的交叉信息及状态和光通道状态进行配置和监控，同时进行远端设备的远程控制。

所述业务适配模块分为高速ADC数据业务板、以太网数据业务板和E1数据和话音数据业务板；业务适配模块内设有的插槽能够插入不同的业务模块，业务数据在通过总线进行传输前进行业务适配，适配后的业务数据格式相同，分别占用一条或多条LVDS总线。

所述以太网数据业务板包括以太网PHY芯片、DDR3芯片、FPGA芯片及必要的外围器件，FPGA通过PHY芯片管理接口对PHY进行配置和查询，接收PHY数据后对数据进行分析，控制帧直接处理，数据帧存入DDR3芯片中，FPGA根据以太网带宽从DDR3芯片中读取数据进行传输。

所述E1数据和话音数据业务板包括E1接口、话音接口、FPGA芯片及外围器件，其中话音接口数据和信令经过复接后成PCM30格式的E1数据帧，后续处理同E1接口；E1接口的数据通过正码速调整成2.5Mbps的帧数据，然后35个调整后的E1数据帧组合成100Mbps的数据帧，其中同步头、CRC校验占用12.5Mbps带宽；最后通过一条LVDS总线进行传输。

所述总线传输模块默认为以下结构：帧长为800bit，分为100个时隙，每个时隙8bit，带宽为10Mbps，同步头、业务标号、业务帧标号分别占用一个时隙，CRC校验选用CRC16进行校验，占用2个时隙。有效数据选用95个时隙，带宽为950Mbps。

所述总线交叉模块对业务板的LVDS总线和光通道的LVDS总线进行交叉，实现业务的传输和备份。

所述光收发模块光通道速率为10Gbps，使用FPGA的GTH模块实现。线路编码选用8B10B进行编码。

所述网管控制模块由CPU通过SPI对业务板的配置和状态信息、交叉模块的交叉信息及状态和光通道状态进行配置和监控，同时进行远端设备的远程控制。

本发明系统主要控制过程如下：

(1)LVDS总线接收的延时控制

LVDS总线延时调整单元在以下情况下进行调整：

a、设备上电稳定后。

b、设备运行过程中，LVDS总线出现帧失步或CRC校验错误数在一段时间内超出错误数上限。时间和误码数上限由网管控制，根据不同系统要求设置不同值。

LVDS总线帧结构包含同步码和CRC校验，因此不需要发送训练码，直接通过控制bitslip和延时单元值即可。

(2)LVDS总线交叉模块控制过程如下：

业务盘使用的LVDS总线数量不同，E1和话音等低速业务使用1条LVDS总线进行传输；带宽1Gbps的千兆以太网使用2条LVDS总线进行传输，其他以太网使用1条LVDS总线进行传输；而高速ADC最多需要使用13条LVDS总线进行传输；每路10Gbps的光通道能够透明传输7条LVDS总线。在进行设计时，根据业务的多少选用多个光通道进行传输。