[发明专利]瞬态电压抑制器装置

说明书

本发明涉及一种瞬态电压抑制器装置，包括多个输入输出接脚、多个接地接脚以及基板。基板包括承载部以及多个区隔部。承载部用以承载一芯片，区隔部由承载部延伸而形成，且分别设置于各输入输出接脚及各接地接脚间。芯片分别电性连接输入输出接脚及接地接脚，且区隔部与输入输出接脚及接地接脚电性绝缘。本发明可降低输入输出接脚与接地接脚间的等效电容的电容值。

技术领域

本发明涉及一种瞬态电压抑制器，尤其涉及一种瞬态电压抑制器装置。

背景技术

请参照图1，图1示出现有技术的芯片封装结构图。封装结构100用以封装芯片110，芯片110例如为瞬态电压抑制(Transient Voltage Suppressors,TVS)芯片。封装结构100包括多个接地接脚GP以及多个输入输出接脚IO1～IO4。芯片110上具有多个焊垫，并分别通过打线连接至接地接脚GP以及输入输出接脚IO1～IO4。为节省封装成本，现有技术的封装结构100中接地接脚GP与导线架111一体化，以节省芯片110与接地接脚GP间打线的数量。

在现有的封装结构100中，各个输入输出接脚IO1～IO4与相邻的接地接脚GP间会产生多个寄生电容。以输入输出接脚IO3为范例，输入输出接脚IO3与相邻的接地接脚GP间产生多个寄生电容C1～C3。寄生电容C1～C3并联耦接于输入输出接脚IO3以及接地接脚GP间。输入输出接脚IO3以及接地接脚GP间因为寄生电容的效应，会产生不可忽略的等效电容值。如此一来输入输出接脚IO3所接收的信号可能会受寄生电容C1～C3影响而失真，降低信号传输的质量。

在另一方面，随着封装结构100的接脚的数量需求越多，而接脚间的间隙越窄的条件下，上述的寄生电容所产生的等效电容值也越大，信号传输的质量也随之降低。

发明内容

本发明提供一种瞬态电压抑制器装置，其芯片封装结构可降低输入输出接脚与接地接脚间的等效电容的电容值。

本发明的瞬态电压抑制器装置包括多个输入输出接脚、多个接地接脚以及基板。基板包括承载部以及多个区隔部。承载部用以承载芯片，区隔部由承载部延伸而形成，且分别设置于各输入输出接脚及各接地接脚间。上述芯片分别电性连接输入输出接脚及接地接脚，且区隔部与输入输出接脚及接地接脚电性绝缘。

在本发明的一实施例中，上述的各输入输出接脚与区隔部间形成至少一第一电容，区隔部与各些接地接脚间则形成多数个第二电容。至少一第一电容与各第二电容串联耦接。

在本发明的一实施例中，基板还包括接地部，部分的上述多个接地接脚与接地部为一体成型，以设置在基板上。

在本发明的一实施例中，上述的芯片具有多个输入输出焊垫以及多个接地焊垫。输入输出焊垫以及接地焊垫通过打线的方式分别与输入输出接脚以及接地接脚电性连接。

基于上述，本发明通过芯片封装结构的导电基板中提供区隔部，并使任一输入输出接脚与接地接脚间都被电性浮置的区隔部以进行区隔。如此一来，输入输出接脚、区隔部以及接地接脚间可形成串接的电容，以降低输入输出接脚与接地接脚间的寄生电容的电容值，以降低信号在输入输出接脚上传输时所产生的信号衰减。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1示出现有技术的芯片封装结构图。

图2示出本发明一实施例的瞬态电压抑制器装置的示意图。

图3A示出本发明图2实施例的瞬态电压抑制器装置200中的寄生电容示意图。

图3B则示出图3A中线段A-A’处的剖面图。

图4示出本发明图2～图3实施例的瞬态电压抑制器装置的制造方法的示意图。