[发明专利]输出驱动器和存储器的读电路

权利要求书

1.一种输出驱动器，其特征在于，包括一上拉电路、一下拉电路和一均衡电路；

所述上拉电路的输入端与所述均衡电路的输出端相连并连接至一第一节点处；

所述下拉电路的输入端与所述均衡电路的输出端相连并连接至一第二节点处；

所述上拉电路的输出端和所述下拉电路的输出端均连接至所述输出驱动器的输出端；

所述均衡电路还包括一均衡信号输入端和一均衡电压产生支路，所述均衡信号输入端与所述均衡电压产生支路连接；

当所述输出驱动器中没有信号输出时，所述均衡信号输入端接收一均衡信号，并使所述均衡电压产生支路在一第三节点处产生均衡电压，并通过所述第三节点为所述第一节点和所述第二节点均提供所述均衡电压，所述上拉电路输出第一电压值和/或所述下拉电路输出第二电压值。

2.如权利要求1所述的输出驱动器，其特征在于，所述均衡电路还包括：一第一开关元件和一第二开关元件；

所述第一开关元件连接于所述第三节点和所述第一节点之间；

所述第二开关元件连接于所述第三节点和所述第二节点之间；

当所述输出驱动器中没有信号输出时，所述第一开关元件和所述第二开关元件均导通。

3.如权利要求1所述的输出驱动器，其特征在于，所述均衡电压产生支路包括一第一晶体管和一第二晶体管，所述第一晶体管和所述第二晶体管的栅极均连接至所述均衡信号输入端，所述第一晶体管的源极连接至一第一电压源，所述第一晶体管的漏极与所述第二晶体管的漏极相连并连接至所述第三节点，所述第二晶体管的源极连接至一第二电压源；

当所述均衡信号输入端接收一均衡信号时，所述第一晶体管和所述第二晶体管均导通，于所述第三节点处产生均衡电压。

4.如权利要求3所述的输出驱动器，其特征在于，所述第一晶体管为PMOS晶体管，所述第一晶体管通过一第一反相器连接至所述均衡信号输入端；所述第二晶体管为NMOS晶体管，所述第二晶体管直接连接至所述均衡信号输入端。

5.如权利要求2所述的输出驱动器，其特征在于，所述第一开关元件和所述第二开关元件均为NMOS晶体管，所述第一开关元件和所述第二开关元件的栅极均连接至所述均衡信号输入端，所述第一开关元件和所述第二开关的源极均连接至所述第三节点，所述第一开关元件的漏极连接至所述第一节点；所述第二开关的漏极连接至所述第二节点。

6.如权利要求1所述的输出驱动器，其特征在于，所述上拉电路包括一第三晶体管，所述第三晶体管的栅极与所述第一节点连接，所述第三晶体管的源极连接至一第三电压源，所述第三晶体管的漏极连接至所述输出驱动器的输出端。

7.如权利要求1所述的输出驱动器，其特征在于，所述下拉电路包括一第四晶体管，所述第四晶体管的栅极与所述第二节点连接，所述第四晶体管的源极连接至一第四电压源，所述第四晶体管的漏极连接至所述输出驱动器的输出端。

8.如权利要求1所述的输出驱动器，其特征在于，所述均衡电压的电平值介于所述上拉电路对应的上拉信号的电平值和所述下拉电路对应的下拉信号的电平值之间。

9.一种存储器的读电路，其特征在于，所述读电路包括如权利要求1-8其中之一所述的输出驱动器、一或非门、一与非门、一数据信号输入端和一使能信号输入端；

所述数据信号输入端和所述使能信号输入端均连接至所述或非门的输入端和所述与非门的输入端；所述或非门的输出端与所述输出驱动电路连接于第一节点处，所述与非门的输出端与所述输出驱动电路连接于第二节点处。

10.如权利要求9所述的存储器的读电路，其特征在于，所述数据信号输入端通过一第二反相器分别连接于所述或非门的输入端和所述与非门的输入端。

11.如权利要求9所述的存储器的读电路，其特征在于，所述使能信号输入端通过一第三反相器连接于所述或非门的输入端，所述使能信号输入端直接连接于所述与非门的输入端。