[发明专利]半导体器件及其制造方法

说明书

技术领域

本公开涉及半导体领域，具体地，涉及一种半导体器件及其制造方法。

背景技术

随着平面型半导体器件的尺寸越来越小，短沟道效应愈加明显。为此，提出了立体型半导体器件如FinFET(鳍式场效应晶体管)。一般而言，FinFET包括在衬底上竖直形成的鳍以及与鳍相交的栅极。

随着FinFET的尺寸越来越小，其源漏串联寄生电阻对整个器件的性能影响越来越大。为了提高器件性能，需要进一步降低源漏串联寄生电阻。同时，因为随着FinFET的尺寸越来越小，源、漏区的接触电阻在整个源漏串联寄生电阻中占比越来越大，所以降低源、漏区的接触电阻将显著地降低源漏串联寄生电阻。因此，进一步降低接触的比电阻(ρ_c)将是本领域技术人员一直追求的目标。

在目前的主流FinFET工艺中，一般采用金属硅化物/硅接触来形成源、漏区的接触，例如，采用硅化钛(TiSi_x)与n型掺杂硅(n-Si)形成源、漏区的TiSi_x/n-Si接触。

为了进一步降低金属硅化物/硅接触的比电阻(ρ_c)，在目前的主流工艺中，本领域技术人员提高硅中的掺杂浓度以降低金属硅化物/硅接触的比电阻(ρ_c)，即采用各种方法(例如，原位掺杂P(Si：P)、动态表面退火(DSA)等)提高杂质激活浓度，从而降低金属硅化物/硅接触的比电阻(ρ_c)。而事实上，由于金属硅化物/硅接触是一种肖特基接触，因此，肖特基势垒高度也显著地影响比电阻(ρ_c)的大小。例如，TiSi_x/n-Si接触的费米能级钉扎在带隙中间，因此对电子的肖特基势垒高度较高，为0.6eV左右。因此，较高的肖特基势垒高度阻止了金属硅化物/硅接触的比电阻(ρ_c)的进一步降低。

因此，存在提供一种降低了金属硅化物与源、漏区之间的肖特基势垒高度的半导体器件的需要。

发明内容

有鉴于此，本公开的目的至少部分地在于提供一种降低了金属硅化物与源、漏区之间的肖特基势垒高度的半导体器件及其制造方法。

根据本公开的一方面，提供了一种半导体器件，包括：具有鳍的半导体衬底；与鳍相交的栅极以及位于栅极两侧的鳍内的源区和漏区；分别在源区和漏区处形成且与源区和漏区相接触的金属硅化物；其中在所述金属硅化物与源区、漏区接触的界面处存在能够降低金属硅化物与源区、漏区之间的肖特基势垒高度的杂质掺杂物。

进一步地，所述杂质掺杂物包括选自以下组中的至少一个：C、Ge、N、P、As、O、S、Se、Te、F、Cl。

根据本公开的另一方面，提供了一种制造半导体器件的方法，包括：在半导体衬底上形成鳍；形成与鳍相交的栅极；在栅极两侧的鳍内形成源区和漏区；在鳍上沉积电介质；刻蚀电介质以分别在源区和漏区上方形成接触沟槽，从而露出源区和漏区的至少部分上表面；通过接触沟槽对露出的至少部分上表面进行非晶化处理；通过接触沟槽对露出的至少部分上表面进行杂质掺杂物注入；在杂质掺杂物注入之后，在接触沟槽中沉积金属，并且执行退火以形成金属硅化物，其中杂质掺杂物能够降低金属硅化物与源区、漏区之间的肖特基势垒高度。

进一步地，在退火期间，注入的杂质掺杂物在金属硅化物与源区、漏区的界面处析出，从而降低金属硅化物与源区、漏区之间的肖特基势垒高度。

进一步地，在非晶化处理后形成的非晶硅区的深度小于等于10nm。

进一步地，在退火之后，非晶硅通过与所沉积的金属反应和/或固态相外延重新生长(SPER)而消失。

根据本公开的实施例，在金属硅化物和源区、漏区的硅之间的肖特基势垒高度由于在其接触界面处的杂质掺杂物的存在而降低，从而降低了接触的比电阻，进而减小了源漏串联寄生电阻，提高了器件性能。

附图说明

通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1示出了根据现有技术的示例FinFET；

图2-10是示出了根据本公开实施例的沿图1中的A-A’方向得到的制造半导体器件的流程中多个阶段的示意截面图。

贯穿附图，相同的附图标记表示相同的部件。

具体实施方式