[发明专利]非易失性数据保持电路和数据保持系统

说明书

提供了一种非易失性数据保持电路和数据保持系统，所述非易失性数据保持电路被构造为存储外部锁存器的互补的易失性电荷状态，非易失性数据保持电路包括：耦合的巨自旋霍尔锁存器，被构造为响应于从外部锁存器接收电荷电流产生并存储与外部锁存器的互补的易失性电荷状态对应的非易失性自旋状态，并且被构造为响应于施加读取电压产生与互补的非易失性自旋状态对应的差分电荷电流信号；写入开关，结合到耦合的巨自旋霍尔锁存器，并且被构造为响应于睡眠信号选择性地使电荷电流能够从外部锁存器流动至耦合的巨自旋霍尔锁存器；读取开关，结合至耦合的巨自旋霍尔锁存器，并且选择性地使读取电压能够施加至耦合的巨自旋霍尔锁存器。

本申请要求于2016年1月8日提交的第62/276,690号美国临时专利申请和第15/265,825号美国非临时专利申请的权益和优先权，该申请的全部内容通过引用包含于此。

技术领域

本发明的方面涉及在存储系统内的数据保持的领域。

背景技术

通常，即使当装置空闲和微型处理器处于睡眠或休眠模式下时，电子装置的微型处理器也持续消耗功率，因此，峰值电流流过微型处理器的晶体管。由于基于易失性(数据)电荷的处理器中的锁存器/触发器和SRAM的存在，在睡眠模式下，至晶体管的功率不能够被完全切断。虽然功率泄露通常是不期望的，但是在空闲时间可能会长并且电池寿命至关重要的移动装置中，功率泄露甚至更重要。

由于用供电电压来度量漏电，所以可以通过将供电电压降低为数据保持所需要的最小化电压(公知为Vccmin)来减少在空闲阶段期间的功率泄露。然而，由于Vccmin为非零，并且在某些技术中可以为大约0.4V至大约0.5V，所以存在电流泄露。用于减轻这种泄露问题的其它方法可以包括使用低泄露装置构造的易失性影子锁存器/电路(volatile shadowlatch/circuit)来降低泄露，或者在睡眠模式下将大多数易失性数据传输至非易失性RAM或存储器。然而，由于数据需要被正确地传输回处理器装置/锁存器/SRAM，所以这些方法导致非常复杂的电路和长的唤醒周期。还有一种方法可以涉及与易失性存储器元件相邻的铁电存储器的实施。然而，即使在这种方法中，存储器介质仍然消耗大量动态功率。

在本背景技术部分中公开的上述信息仅用于增强对本发明的背景的理解，因此其可以包括不形成本领域普通技术人员已知的现有技术的信息。

发明内容

本发明的实施例的方面针对非易失性高噪声容限(NVHNM)数据保持电路，所述非易失性高噪声容限数据保持电路利用巨自旋霍尔效应将锁存器/SRAM的互补电荷比特转换为互补的非易失性自旋比特。NVHNM保持电路用作零(或接近零)泄露影子锁存器，零(或接近零)泄露影子锁存器可以连接到需要在空闲模式(例如，睡眠或休眠模式)下保持非易失性数据的任何电路元件(例如，触发器/锁存器/SRAM)。

根据本发明的一些实施例，提供了一种被构造为存储外部锁存器的易失性电荷比特的互补状态的非易失性数据保持电路，所述非易失性数据保持电路包括：耦合的巨自旋霍尔锁存器，被构造为响应于从外部锁存器接收电荷电流产生并存储与外部锁存器的易失性电荷比特的互补状态对应的非易失性自旋比特的互补状态，并且响应于施加的读取电压(例如，位线和位线条上的电压)产生与非易失性自旋比特的互补状态对应的差分电荷电流信号；写入开关，结合到耦合的巨自旋霍尔锁存器，并且被构造为响应于睡眠信号选择性地使电荷电流能够从外部锁存器流动至耦合的巨自旋霍尔锁存器；以及读取开关，结合到耦合的巨自旋霍尔锁存器，以选择性地使读取电压能够施加至位线和位线条。

在一些实施例中，来自外部锁存器的电荷电流与外部锁存器的互补的易失性电荷比特的状态对应。