[发明专利]半导体元件的制作方法

说明书

本发明公开一种半导体元件的制作方法，至少包含有以下步骤:首先，提供一基底，该基底内定义有一存储区域以及一周边区域，该存储区域内包含有多个存储单元，各该存储单元至少包含有一第一晶体管以及一电容结构，该周边区包含有至少一第二晶体管，接着于该存储区域以及该周边区域内，以一原子层沉积方式形成一第一绝缘层，至少覆盖该存储区域内的各该存储单元的该电容结构以及该周边区域内的该第二晶体管，然后形成一第二绝缘层，覆盖于该第一绝缘层上，以及于该周边区域内的该第二绝缘层内形成一接触结构，至少电连接该第二晶体管。

技术领域

本发明涉及半导体制作工艺领域，尤其是涉及一种改善动态随机存取存储器中介电层碎裂问题的方法。

背景技术

动态随机存取存储器(dynamic random access memory，以下简称为DRAM)是一种主要的挥发性(volatile)存储器，且是很多电子产品中不可或缺的关键元件。DRAM由数目庞大的存储单元(memory cell)聚集形成一阵列区，用来存储数据，而每一存储单元则由一金属氧化半导体(metal oxide semiconductor，MOS)晶体管与一电容(capacitor)串联组成。

其中，电容位于存储区内，而存储区的旁边存在有周边区，周边区内包含有其他晶体管元件以及接触结构等。一般而言，位于存储区内的电容有较大的高度，如此具有较好的存储电荷效能，但存储区与相邻的周边区交界处，因为受力不均或电容的高度落差等原因，可能会影响位于周边区内所形成的介电层以及接触结构的品质。

更详细而言，请参考图1，其为申请人发现的一动态随机存取存储器位于一存储区以及一周边区交界处，所发生的介电层以及接触结构碎裂问题的示意图。如图1所示，提供一动态随机存取存储器10，动态随机存取存储器10包含一基底100，基底100上至少定义有一存储区域102与一周边区104。存储区域102内形成有多个第一晶体管106以及多个电容108。而周边区104内也包含有多个第二晶体管110。其中，存储区域102内的第一晶体管106例如包含埋藏式栅极(buried word line)106a以及其源/漏极106b位于基底100内，电容108则包含有下电极108a、绝缘层108b以及上电极108c，另外，在一些实施例中，上电极108c上方还可能包含有掩模结构(图未示)，不过掩模结构通常仅覆盖于电容108的顶部以及侧壁，而不会覆盖至周边区104内。每一个第一晶体管106以及每一个电容108分别组成一存储单元105。在电容108以及晶体管106之间，可包含有单层或多层的介电层112以及接触结构114，接触结构114连接第一晶体管106的源/漏极106b以及电容108。除此之外，在存储区域102以及周边区104的基底内，还包含有多个浅沟隔离116。另外，此处动态随机存取存储器10可能还包含其他常见元件，例如位线、接触蚀刻停止层等。但为简化附图而未绘出。

后续，在电容108形成之后，在基底100上全面性形成一介电层120，覆盖于存储区域102以及周边区104内。并且在介电层120中形成至少一接触结构122，并且电连接第二晶体管110。

一般而言，由于电容108相对下方第一晶体管106以及接触结构114等元件的高度较高(电容108的高度大概高于1.5微米)，所以在电容108的制作过程中，蚀刻步骤所需要移除的部分较多，蚀刻难度较大，也因此并不容易蚀刻出平整的侧壁。申请人发现在普遍的例子中，因为蚀刻步骤的控制不易，容易导致电容108的上电极108c具有一粗糙表面109，此粗糙表面109可能会给予的介电层120额外的应力。另外，在存储区域102以及周边区104的边界具有一底部夹角124，底部夹角124介于存储区域102的电容108以及周边区104的第二晶体管110顶部之间，更具体而言，介于存储区域102内的绝缘层108b以及上电极108c，以及周边区104内的介电层112之间。由于交界处包含有不同元件，而不同元件所具有的应力不同，所以在各元件的交界处也容易产生额外应力至介电层120。