[发明专利]半导体装置

说明书

RESURF分离构造包围高电位侧电路区域的外周，将高电位侧电路区域与低电位侧电路区域分离。RESURF分离构造具有高耐压分离部、高耐压NchMOS以及高耐压PchMOS。高耐压分离部、高耐压NchMOS以及高耐压PchMOS具有多个场板(9、19a、19b、19c)。高耐压PchMOS的最靠低电位侧电路区域侧的场板(19c)的内端部与高耐压NchMOS的最靠低电位侧电路区域侧的场板(19b)的内端部相比位于低电位侧电路区域侧。

技术领域

本发明涉及包含横向型高耐压元件的半导体装置。

背景技术

对构成半桥的功率芯片进行驱动的HVIC(High Voltage IC)具有低电位侧电路区域、高电位侧电路区域以及进行两者之间的信号传输的电平移位电路。低电位侧电路区域以衬底电位作为基准，高电位侧电路区域被高耐压地与衬底分离。高电位侧电路区域的相对于衬底电压的高耐压分离通过RESURF(Reduced SURface Field)效应而实现，在俯视观察时高电位侧电路区域的外周被RESURF分离构造包围(例如，参照专利文献1)。

电平移位电路具有高耐压NchMOS和高耐压PchMOS，该高耐压NchMOS从低电位侧电路区域向高电位侧电路区域进行信号传输，该高耐压PchMOS从高电位侧电路区域向低电位侧电路区域进行信号传输。高耐压NchMOS以及高耐压PchMOS具有与将高电位侧电路区域的外周包围的RESURF分离区域同等的耐压(例如，参照非专利文献1)，形成于将高电位侧电路区域的外周包围的同一RESURF分离构造内(例如，参照专利文献2以及非专利文献2)。

专利文献1：美国专利第4,292,642号说明书

专利文献2：日本专利第3917211号公报

非专利文献1：T.Terashima,M.Yoshizawa,M.Fukunaga and G.Majumdar,“Structure of 600V IC and A New Voltage Sensing Device”,5th InternationalSymposium on Power Semiconductor DevicesIC’s

非专利文献2：Kazuhiro Shimizu and Tomohide Terashima,“The 2ndGeneration divided RESURF structure for High Voltage ICs”,Proceedings of the20th International Symposium on Power Semiconductor DevicesIC’s May 18-22,2008Oralando,FL

发明内容

高耐压NchMOS通过将N型的RESURF区域完全耗尽化而保持高耐压。另一方面，高耐压PchMOS除了N型的RESURF区域之外，通过将表面的P型扩散层完全耗尽化而保持高耐压。因此，在从施加了高电压的时刻起至耗尽层在高耐压分离区域内扩展、完全耗尽化为止的期间，高耐压NchMOS和高耐压PchMOS都瞬态地流过泄漏电流。如果流过该瞬态的泄漏电流的期间长，则引起电平移位电路的误动作。

如果低电位侧的场板长，则在高耐压NchMOS的情况下耗尽化得到促进，瞬态地流过泄漏电流的期间变短，但在高耐压PchMOS的情况下P型扩散层的耗尽化受到阻碍，瞬态地流过泄漏电流的期间变长。因此，电平移位电路的高耐压PchMOS变得易于发生误动作。另一方面，如果缩短低电位侧的场板，则电平移位电路的高耐压NchMOS变得易于发生误动作。以往，由于高耐压NchMOS和高耐压PchMOS的场板构造相同，因此无法在高耐压NchMOS和高耐压PchMOS这两者缩短流过泄漏电流的期间。

本发明就是为了解决上述这样的课题而提出的，其目的在于得到如下半导体装置，即，能够使施加了高电压时瞬态地流过泄漏电流的期间在高耐压NchMOS和高耐压PchMOS这两者缩短，提高电平移位电路的误动作耐量。