[发明专利]具有虚设电介质层堆叠体下方的外围器件的三维存储器器件及其制造方法

说明书

一种制造结构的方法包含：在衬底(9)之上形成包含绝缘层(42)和间隔体材料层(32)的处理中的交替堆叠体；通过将处理中的交替堆叠体划分为第一交替堆叠体(100，300)和第二交替堆叠体(200)来形成阶梯式表面的两个集合，第一交替堆叠体具有第一阶梯式表面，并且第二交替堆叠体具有第二阶梯式表面；穿过第一交替堆叠体(100)形成至少一个存储器堆叠体结构，至少一个存储器堆叠体结构中的每一个包含电荷储存区域、隧穿电介质和半导体沟道；用导电层(46)替代第一交替堆叠体中的绝缘层(42)的部分，同时在第二交替堆叠体中留下绝缘层的完整部分；以及穿过第二交替堆叠体形成接触通孔结构(84)以接触第二堆叠体下方的外围半导体器件。

相关申请的交叉引用

本申请要求2016年2月15日提交的美国专利申请No.15/043,761的优先权，其内容通过引用以其整体并入本文。

技术领域

本公开总体上涉及半导体器件领域，并且具体涉及三维存储器结构，诸如垂直NAND串和其它三维器件、以及其制造方法。

背景技术

在T.Endoh等人的标题为“Novel Ultra High Density Memory With A Stacked-Surrounding Gate Transistor(S-SGT)Structured Cell”，IEDM Proc.(2001)33-36的文章中公开了每个单元具有一位的三维垂直NAND串。三维NAND存储器结构包含绝缘层和导电层的交替堆叠体。优选高的器件密度，以便提供这种三维NAND存储器结构的成本效益好的制造。

发明内容

根据本公开的一个方面，提供了一种结构，其包括位于衬底之上的第一绝缘层和导电层的第一交替堆叠体；位于衬底之上并且与第一交替堆叠体横向地间隔开的第二绝缘层和间隔材料层的第二交替堆叠体，其中第一绝缘层和第二绝缘层包括第一电介质材料，并且间隔体材料层包括与第一电介质材料不同的第二电介质材料；至少一个存储器堆叠体结构，其垂直延伸穿过第一交替堆叠体，至少一个存储器堆叠体结构中的每一个包括电荷储存区域、隧穿电介质和半导体沟道；以及接触通孔结构，其垂直延伸穿过第二交替堆叠体并且接触衬底上或衬底中的器件。

根据本公开的另一方面，一种制造结构的方法包含：在衬底之上形成包含绝缘层和间隔材料层的处理中的(in-process)交替堆叠体；通过将处理中的交替堆叠体划分为第一交替堆叠体和第二交替堆叠体来形成阶梯式表面的两个集合，第一交替堆叠体具有第一阶梯式表面并且第二交替堆叠体具有第二阶梯式表面，穿过第一交替堆叠体形成至少一个存储器堆叠体结构，至少一个存储器堆叠体结构中的每一个包含电荷储存区域、隧穿电介质和半导体沟道，用导电层替代第一交替堆叠体中的绝缘层的部分，同时在第二交替堆叠体中留下绝缘层的完整部分，以及穿过第二交替堆叠体形成接触通孔结构，以接触第二堆叠体下方的外围半导体器件。

附图说明

图1是根据本公开的第一实施例的在形成绝缘层和牺牲材料层的交替堆叠体、以及延伸穿过交替堆叠体的存储器开口之后的第一示例性结构的垂直截面图。

图2A-2H是根据本公开的第一实施例的在用于形成存储器堆叠体结构的各种处理步骤期间的第一示例性结构内的存储器开口的顺序垂直截面图。

图3是根据本公开的第一实施例的形成存储器堆叠体结构之后的第一示例性结构的垂直截面图。

图4是根据本公开的第一实施例在形成阶梯式表面的两个集合期间的第一示例性结构的垂直截面图。

图5是根据本公开的实施例的在形成阶梯式表面的两个集合和反阶梯式(retro-stepped)电介质材料部分之后的第一示例性结构的垂直截面图。

图6是第一示例性结构的另一实施例的垂直截面图，其在图5的处理步骤处在交替堆叠体中采用更多数量的层。

图7A是图5的处理步骤中的第一示例性结构的又一实施例的垂直截面图。