[发明专利]用于混合和置换操作序列的指令和逻辑

说明书

一种处理器包括用于执行指令的核以及用于确定所述指令将需要从存储器中的源数据转换而来的跨步数据的逻辑。所述跨步数据包括来自所述源数据中的结构的、将加载到将用于执行所述指令的同一寄存器中的相应索引元素。所述核还包括用于将源数据加载到初步向量寄存器中的逻辑。当驻留在所述向量寄存器中时，所述源数据是未对齐的。所述核包括用于以下操作的逻辑：对所述初步向量寄存器的内容应用混合指令以使来自所述多个结构的相应索引元素加载到对应临时向量寄存器中；以及对所述临时向量寄存器的内容应用另外的混合指令以使来自所述结构的附加索引元素加载到对应源向量寄存器中。

技术领域

本公开涉及处理逻辑、微处理器和相关联的指令集架构领域，所述指令集架构当由处理器或其他处理逻辑执行时执行逻辑、数学或其他功能操作。

相关技术说明

多处理器系统正变得越来越普遍。多处理器系统的应用包括动态域分区一直延续到桌面计算。为了利用多处理器系统，可以将有待执行的代码分成多个线程以供由各种处理实体执行。可以彼此并行地执行每个线程。当指令在处理器上接收时其可以被解码为原生或更原生的词语或指令字以供在处理器上执行。处理器可以在片上系统中实施。被组织成三到五个元素的元组的数据结构可以用于媒体应用、高性能计算应用、以及分子动力学应用中。

附图说明

实施例以举例的方式被展示并且不限于附图中的图：

图1A是根据本公开的实施例的形成有可以包括用于执行指令的执行单元的处理器的示例性计算机系统的框图；

图1B展示了根据本公开的实施例的数据处理系统；

图1C展示了用于执行文本串比较操作的数据处理系统的其他实施例；

图2是根据本公开的实施例的可以包括用于执行指令的逻辑电路的处理器的微架构的框图；

图3A展示了根据本公开的实施例的多媒体寄存器中的各种紧缩数据类型表示；

图3B展示了根据本公开的实施例的可能的寄存器中数据存储格式(in-registerdata storage format)；

图3C展示了根据本公开的实施例的多媒体寄存器中的各种有符号和无符号紧缩数据类型表示；

图3D展示了操作编码格式的实施例；

图3E展示了根据本公开的实施例的具有四十个位或更多个位的另一种可能的操作编码格式；

图3F展示了根据本公开的实施例的又另一种可能的操作编码格式；

图4A是框图，展示了根据本公开的实施例的有序流水线和寄存器重命名级、乱序发布/执行流水线；

图4B是框图，展示了根据本公开的实施例的有待包括在处理器中的有序架构核和寄存器重命名逻辑、乱序发布/执行逻辑；

图5A是根据本公开的实施例的处理器的框图；

图5B是根据本公开的实施例的核的示例实施方式的框图；

图6是根据本公开的实施例的系统的框图；

图7是根据本公开的实施例的第二系统的框图；

图8是根据本公开的实施例的第三系统的框图；

图9是根据本公开的实施例的片上系统的框图；

图10展示了根据本公开的实施例的包含可以执行至少一条指令的中央处理单元和图形处理单元的处理器；

图11是框图，展示了根据本公开的实施例的IP核的开发；

图12展示了根据本公开的实施例可以如何由不同类型的处理器对第一类型的指令进行仿真；