[发明专利]用于重新出现的相邻聚集的指令和逻辑

说明书

处理器，包括：前端，用于解码指令；以及分配器，用于将指令分配给执行单元以执行用于将分散的数据从存储器聚集到目的地寄存器中的指令；以及具有高速缓存行的高速缓存。执行单元包括：用于计算要聚集的元素的数量并且为元素计算存储器中的地址的逻辑，以及用于将对应于计算的地址的高速缓存行取出到高速缓存中的逻辑，以及用于从高速缓存加载目的地寄存器的逻辑。

发明领域

本公开涉及处理逻辑、微处理器以及相关联的指令集架构领域，当由处理器或其他处理逻辑执行该指令集架构时，该指令集架构执行逻辑、数学或其他功能性操作。

相关技术的描述

多处理器系统正变得越来越普遍。多处理器系统的应用包括对向量的并行处理。多处理器系统的应用包括动态域分区一直到桌面计算。为了利用多处理器系统，可以通过各种处理实体将会被执行的代码分成多个线程以供执行。每个线程可以彼此并行地执行。可以将如在处理器上所接收的指令解码为原生的或更原生的术语或指令字以供在处理器上执行。处理器可以实现在芯片上系统中。向量处理可以在多媒体应用中使用。这些应用可以包括图像和音频。

附图说明

在附图中的诸个图中通过示例而非限制地示出各个实施例：

图1A是根据本公开的实施例的示例性计算机系统的框图，该计算机系统被形成为具有可以包括用于执行指令的执行单元的处理器；

图1B示出了根据本公开的实施例的数据处理系统；

图1C示出了用于执行文本串比较操作的数据处理系统的其他实施例；

图2是根据本公开的实施例的处理器的微架构的框图，处理器可以包括用于执行指令的逻辑电路；

图3A示出了根据本公开的实施例的多媒体寄存器中的各种紧缩数据类型表示；

图3B示出了根据本公开的实施例的可能的寄存器内数据存储格式；

图3C示出了根据本公开的实施例的多媒体寄存器中的各种有符号和无符号紧缩数据类型表示；

图3D示出了操作编码格式的实施例；

图3E示出了根据本公开的实施例的具有四十位或更多位的另一可能的操作编码格式；

图3F示出了根据本公开的实施例的又一可能的操作编码格式；

图4A是示出根据本公开的实施例的有序流水线以及寄存器重命名级、乱序发布/执行流水线的框图；

图4B是示出根据本公开的实施例的、要被包括在处理器中的有序架构核以及寄存器重命名逻辑、乱序发布/执行逻辑的框图；

图5A是根据本公开的实施例的处理器的框图；

图5B是根据本公开的实施例的核的示例实现的框图；

图6是根据本公开的实施例的系统的框图；

图7是根据本公开的实施例的第二系统的框图；

图8是根据本公开的实施例的第三系统的框图；

图9是根据本公开的实施例的芯片上系统的框图；

图10示出了根据本公开的实施例的处理器，包括中央处理单元和图形处理单元，该处理器可执行至少一条指令；

图11是示出根据本公开的实施例的IP核开发的框图；

图12示出了根据本公开的实施例的不同类型的处理器可以如何仿真第一类型的指令；

图13示出了根据本公开的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图；

图14是根据本公开的实施例的处理器的指令集架构的框图；