[发明专利]用于低误差底限状况的LDPC后处理器架构及方法

权利要求书

1.一种用于低密度奇偶校验LDPC解码的后处理电路，其包括：

校验节点处理器电路，其用于接收及处理对数似然比LLR值；

硬决策解码器电路，其用于接收可能已通过所述校验节点处理器电路修改的经处理的LLR信息，且对所接收及经处理的LLR信息执行奇偶校验操作；

后处理控制电路，其耦合到所述校验节点处理器电路，用于响应于所述硬决策解码器电路的奇偶校验决策来控制所述校验节点处理器电路中的LLR信息的更新，且其中所述校验节点处理器电路、硬决策解码器电路及后处理控制电路协作以识别在所述后处理电路的迭代之后奇偶校验未经满足的校验节点，识别与所述解码及后处理电路的迭代之后未经满足的校验节点交换消息的邻域变量节点，识别与邻域变量节点交换消息的经满足校验节点，且如果需要引入有效地解决解码误差且改进所述LDPC解码的位误差率性能的扰动，那么将从邻域变量节点到经满足校验节点的消息修改为新值；

后处理控制电路，其允许所述邻域变量节点在后处理期间任选地更新；及

邻域识别电路，其与所述硬决策解码器电路及所述后处理控制电路相关联，用于确定奇偶校验矩阵的哪些变量节点与所述奇偶校验矩阵的未经满足校验节点连接，其中所述未经满足校验节点未通过奇偶校验，以及产生指示哪些变量节点连接到未经满足校验节点的第一信号。

2.根据权利要求1所述的后处理电路，其中经移位的LLR值由第一移位器电路生成，所述第一移位器电路从LLR缓冲器接收初始LLR值，且其中所述校验节点处理器电路的内容输出到第二移位器电路，其中通过第二移位器电路移位的信息相对于所述初始LLR值重新对准，且然后输入到变量节点处理器电路，其中由所述变量节点处理器电路处理的信息作为经更新的输入提供到所述硬决策解码器电路及所述LLR缓冲器的经更新的LLR输入，且其中所述第一及第二移位器电路、所述校验节点处理器电路及所述变量节点处理器电路由后处理控制器电路控制，以便使所述校验节点处理器电路根据所述硬决策解码器电路的奇偶校验决策修改其中的LLR信息。

3.根据权利要求1所述的后处理电路，其中所述后处理控制电路包含用于引入所述扰动的消息偏置电路，其中所述消息偏置电路包含用于在特定迭代周期期间引入多个不同特性的扰动以解决由于LDPC码中的不同捕获集结构所致的更多类型的解码误差。

4.根据权利要求1所述的后处理电路，其中所述后处理控制电路包含用于引入所述扰动的消息偏置电路，其中所述消息偏置电路包含用于在特定迭代周期期间控制扰动的持续时间的电路。

5.根据权利要求1所述的后处理电路，其中所述后处理控制电路包含消息偏置电路，其包含：移位电路，其用于将所述第一信号移位由所述奇偶校验矩阵确定的移位值，以产生指示连接到邻域变量节点的所有所述校验节点的第二信号；及经满足校验节点选择电路，其用于接收所述第二信号并操作以选择在所述硬决策解码器电路的先验迭代周期期间已满足奇偶校验的校验节点。

6.根据权利要求2所述的后处理电路，其中所述硬决策解码器电路包含：第三移位器电路，其接收所述经处理的LLR信息；移位值生成器电路，其用于生成移位值以作为输入提供到所述第三移位器电路；按位“异或”电路，其用于执行分别对应于所述奇偶校验矩阵的位的奇偶校验；及奇偶校验寄存器电路，其具有耦合到所述按位“异或”电路的对应输出的输入，所述奇偶校验寄存器电路，其从所述按位“异或”电路接收奇偶校验结果。

7.根据权利要求6所述的后处理电路，其中所述按位“异或”电路包含“异或”电路，每一“异或”电路具有分别耦合到所述第三移位器电路的对应位的输出的第一输入和分别耦合到所述奇偶校验寄存器电路的对应位的输出的第二输入，用于执行与所述奇偶校验矩阵的对应位相关联的按位奇偶校验操作。

8.根据权利要求6所述的后处理电路，其中所述硬决策解码器电路包含：奇偶校验计数器电路，其耦合到所述奇偶校验寄存器电路的输出以用于对奇偶校验未通过进行计数，以及后处理触发电路，其耦合到所述奇偶校验计数器电路用于在由所述奇偶校验计数器电路指示的所述未通过的次数超过预定值的条件下禁用后处理。