[发明专利]可编程逻辑设备的多阶段引导映像加载和配置有效

专利信息
申请号: 201680058391.X 申请日: 2016-10-05
公开(公告)号: CN108139916B 公开(公告)日: 2021-04-30
发明(设计)人: B·阿伯哈莱姆·赛·克里希纳;M·J·萨尔玛;A·库马尔·A·V 申请(专利权)人: 赛灵思公司
主分类号: G06F9/4401 分类号: G06F9/4401;G06F13/28;G06F13/40;G06F13/42
代理公司: 北京市君合律师事务所 11517 代理人: 毛健;闵森森
地址: 美国加利*** 国省代码: 暂无信息
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摘要:
搜索关键词: 可编程 逻辑 设备 阶段 引导 映像 加载 配置
【说明书】:

一种包括处理器电路的集成电路(IC)(102),其可通过使用所述集成电路的存储接口电路(104)从非易失性存储器芯片接收第一引导映像来启动。所述第一引导映像在所述集成电路(102)的处理器电路上执行以配置总线接口模块(116),所述总线接口模块设计成通过将多个设备链接至所述集成电路(102)的通信总线与主机设备(118)通信。使用所述总线接口模块(116),从主机设备(118)的存储器接收第二引导映像到集成电路(102)的存储器。所述集成电路(102)通过执行所述第二引导映像来启动。

技术领域

本公开大体涉及可编程逻辑设备引导映像的加载和配置。

背景技术

存在多种可以使用存储器电路的不同应用,包括但不限于可编程逻辑器件(PLD)。可编程逻辑器件是一种众所周知的可编程集成电路(IC),其可通过编程以执行指定的逻辑功能。一种类型的PLD即现场可编程门阵列(FPGA)通常包括可编程拼片阵列。这些可编程拼片包括各种类型的逻辑块,其可包括,例如输入/输出块(IOB)、可配置逻辑块(CLB)、专用随机存取存储块(BRAM)、多路复用器、数字信号处理块(DSP)、处理器、时钟管理器、延迟锁定环(DLL)、总线或网络接口(如外围组件互连高速(PCIe)和以太网)等。

一些PLD包括足够的组件和功能,以便有效地用作单个集成电路芯片上的整个计算机系统。具有这种功能的PLD有时被称为片上系统(SOC)。SOC可以包括执行软件指令以执行不同功能的一个或多个处理器电路。一旦启动(例如,硬启动或硬复位),由SOC执行的最早一组指令中的一些指令提供关于如何引导SOC的指令。例如,SOC可以首先执行引导只读存储器(ROM),该引导只读存储器配置SOC以加载第一阶段引导加载程序(FSBL)映像。FSBL指令可以指定如何配置SOC的外设功能模块、控制和实现配置比特流、设置和运行操作系统(OS)以及其他引导相关功能。通常,SOC的引导映像可以从诸如只读存储器(ROM)电路的非易失性存储器加载。

随着SOC使用的引导映像的大小增加,引导映像的存储位置大小也会增加。加载引导映像需要的时间也会增加。因此,SOC完全配置和运行之前的时间可能增加。无论是在通电状态还是在类似的情况下,增加的加载时间在期望SOC快速可用的情况下可能是有问题的。这些和其他问题对于SOC设计及其使用可能是有问题的。

发明内容

某些实施方式涉及用于启动包括处理器电路的集成电路(IC)的方法。所述方法可包括:使用所述集成电路的存储接口电路从非易失性存储器芯片接收第一引导映像。总线接口模块可通过在所述集成电路的处理器电路上执行所述第一引导映像来进行配置。所述总线接口模块可设计成通过链接多个设备与所述集成电路的通信总线与主机设备之间接合。可使用所述总线接口模块将第二引导映像从所述主机设备的存储器传达到集成电路的存储器。所述集成电路可通过执行所述第二引导映像来启动。

可选地,所述总线接口模块可进一步设计成使用基于数据包的协议并通过所述主机设备和所述集成电路之间的点对点链路与所述主机设备通信。

可选地,所述基于数据包的协议定义封装数据并指定目的地址的数据包。

可选地,所述方法进一步包括与所述主机设备实施握手协议以提供所述集成电路的所述第二引导映像和所述处理器电路。

可选地,所述方法进一步包括:加载引导只读存储器(ROM)映像并执行所述引导ROM映像,以指示所述集成电路接收所述第一引导映像。

可选地,所述通信总线可为外围组件互连高速(PCIe)通信总线,并且,所述集成电路可包括可编程逻辑拼片。

可选地,配置所述总线接口模块可包括枚举所述总线接口模块用于与所述主机设备的根联合体模块通信。

可选地,所述方法可进一步包括响应于所述总线接口模块枚举的完成,在高速暂存存储器空间中设置值。

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