[发明专利]用于电路设计优化的方法和系统

说明书

在本发明的一个实施例中，提供了用于对电路设计(102)进行布局和布线的处理器实施方法。为电路设计生成第一个网表。为目标IC上的第一网表(106)执行布局(108)以产生第一布局设计(110)。对第一布局设计执行(112)一组优化。该组优化被记录(114)在优化历史文件(116)中。对第一网表执行(118/202)优化历史文件中指定的一个或多个优化，以产生不同于第一网表的第二网表。对目标IC上的第二网表执行(206)布局以产生不同于第一布局设计的第二布局设计(208)。第二布局设计的网络被布线(210)以产生布局和布线电路设计。

技术领域

本公开总体涉及可编程集成电路中资源的布局、布线和时序收敛。

背景技术

可编程逻辑器件（PLD）是用于根据用户可配置输入来实现数字逻辑操作的集成电路（IC）。示例PLD包括复杂可编程逻辑器件（CPLD）和现场可编程门阵列（FPGA）。CPLD通常包含多个功能块，这些功能块基于具有积和逻辑（sum-of-products logic）的可编程逻辑阵列（PLA）架构。可配置的互连矩阵在功能块之间传输信号。

示例FPGA包括可配置逻辑块（CLB）阵列和可编程输入/输出块（IOB）的环或纵列。CLB和IOB通过可编程互连结构（布线资源）相互连接。通常通过将配置数据流（比特流）加载到定义如何配置CLB、IOB和互连结构的内部配置存储器单元来对CLB、IOB和互连结构进行编程。虽然配置比特流可以从外部存储器读取，通常是外部集成电路存储器EEPROM、EPROM、PROM等，但是可以使用其他类型的存储器。各个存储器单元的集体状态决定了FPGA的功能。特定类型的FPGA使用基于查找表（LUT）的CLB。配置存储器为由CLB的输入所控制的多个多路复用器提供输入值。

集成电路（如ASIC或FPGA）的传统设计过程始于电路设计的创建。电路设计的功能可以使用各种可编程语言（例如，VHDL、ABEL或Verilog）或原理图攫取程序来表示。该设计在逻辑上被合成以产生由目标集成电路设备支持的逻辑网络列表（“网表（netlist）”）。网表被映射到目标设备（例如，目标可编程IC）内可用的原始元件。

逻辑合成之后，网表的元件在目标设备中被布局以用于实施。布局过程中，设计的每个映射元件都被分配到芯片上可以找到相应原始元件实例的物理位置。布局器的目的是将连接的设计对象布置得物理上彼此靠近。这节省了芯片的空间并增加了布线器成功完成元件之间所需互连的可能性。将连接的元件彼此靠近地布置通常也会提高电路的性能，因为长的互连路径与过量的电容和电阻有关，将导致更长的延迟。

对于被布局的元件，在目标设备中对设计的元件之间的指定连接进行布线。布线指定用于在设计的布局元件的引脚之间传导信号的物理接线资源。对于设计中指定的每个连接，布线必须分配完成连接所需的接线。如本文所使用的，在将一个元件的输出引脚连接到另一个元件的输入引脚时选择和分配接线资源被称为对信号布线。当信号已经使用给定区域中的大部分或全部接线资源进行布线时，该区域通常被称为拥塞区域，这会造成对区域内其余接线资源的竞争，或使区域内的其他信号难以或不可能布线。布局和布线过程有时涉及设计的时序、功耗、利用的布线资源及其任何组合的优化。在某些情况下，还提供对设计的基于时序的评估。

发明内容

各种示例实施方式涉及用于电路设计的逻辑合成、布局、优化和布线的有效方法。在本发明的一个实施例中，为电路设计生成第一网表。确定第一网表的布局以便在目标IC上进行实施，以产生第一布局设计。在第一布局设计上执行一组优化。对于每组优化，优化被记录在优化历史文件中。对第一网表执行优化历史文件中指定的一个或多个优化，以产生不同于第一网表的第二网表。确定第二网表的布局，以便在目标IC上进行实施，以产生不同于第一布局设计的第二布局设计。第二布局设计的网络被布线，以产生布局和布线电路设计。

可选地，在确定所述第二网表的布局之前执行所述一个或多个优化，从而相对于在所述第一布局设计中执行所述第一网表的布局和网络的布线所需的处理资源，可以减少在所述第二布局设计中执行所述第二网表的布局和网络的布线所需的处理资源。