[发明专利]用于改善脉冲宽度可伸缩性的高电压双极结构

说明书

在用于集成电路中的静电放电ESD管理的双极晶体管(200)的所描述实例中，所述双极晶体管(200)在被配置用于ESD保护的双极晶体管单元中实现垂直电流。所述双极晶体管(200)包括选择性嵌入P型浮动掩埋层PBL(230)。在ESD事件期间，所述双极晶体管(200)的基极(260)以极小电流量延伸到所述PBL层(230)。所述PBL层(230)可提供较多孔以支持所述电流，引起所述双极晶体管(200)的降低的保持电压。通过选择性添加所述PBL层(230)，所述双极晶体管(200)在较长脉冲宽度下的电流可伸缩性可显著改善。

技术领域

本发明大体上涉及半导体装置，且更具体地说，涉及管理半导体装置中的静电放电(ESD)。

背景技术

一般来说，垂直NPN半导体结构用于高电压应用中的ESD保护，这是因为垂直NPN结构提供有效的电流处置能力。为管理较大半导体装置中的ESD，击穿电流需要可与装置和半导体结构的大小成比例伸缩,包含对于长脉冲宽度。通常，较大半导体结构形成局部化的电流丝，其可阻止所述半导体结构实现较长脉冲宽度的电流可伸缩性。

发明内容

在所描述的半导体装置的实例中，半导体装置包含衬底、形成于衬底中的N型掩埋层、形成于N型掩埋层上方的N阱层、形成于N阱层内的P阱层，和形成于N阱层内在N型掩埋层上方且在P阱层下方的P型掩埋层。

根据集成电路的另一实例，所述集成电路包含衬底，其中N型掩埋层定位于衬底中，N阱层定位于N型掩埋层上方，P阱层形成于N阱层内，且P型掩埋层形成于N阱层内在N型掩埋层的上方且在P阱层的下方。双极晶体管包含定位于扩散于P阱层中的P+区域中的基极、定位于扩散于P阱层中的N+区域中的发射极，和定位于N型掩埋层中的集电极。

根据静电放电装置的另一实例，静电放电装置包含形成于衬底中的双极晶体管，其中N型掩埋层定位于衬底中，N阱层定位于N型掩埋层上方，P阱层形成于N阱层内，且P型掩埋层形成于N阱层内在N型掩埋层的上方且在P阱层的下方。双极晶体管包含定位于扩散于P阱层中的P+区域中的基极、定位于扩散于P阱层中的N+区域中的发射极，和定位于N型掩埋层中的集电极。

附图说明

图1A说明标准NPN半导体单元的截面图。

图1B说明标准NPN半导体单元的发射线脉冲宽度测量值。

图2A说明根据一实施例的NPN双极晶体管单元结构的实例截面图。

图2B说明根据一实施例的PNP双极晶体管单元结构的实例截面图。

图2C说明根据一实施例的集成电路中的用于对P型掩埋双极NPN电晶体进行ESD管理的实例实施方案电路。

图2D说明对根据一实施例的具有P型掩埋层的实例NPN双极晶体管单元结构进行的实例发射线脉冲宽度测量值。

图3A说明根据一实施例的实例NPN双极晶体管单元结构的实例技术计算机辅助设计(TCAD)模拟温度曲线。

图3B说明根据一实施例的实例NPN双极晶体管单元结构的TCAD电子密度曲线。

具体实施方式

以下描述提供用于实施主题的不同特征的许多不同实施例或实例。这些描述仅出于说明的目的。

根据一实施例，公开用于ESD管理的具有较长脉冲宽度可伸缩性的双极晶体管。双极晶体管能够均一NPN单元中的电流来进行ESD保护。双极晶体管包含选择性嵌入的P型掩埋层。将浮动P-区域添加到标准NPN单元的N阱与N型掩埋层(NBL)之间。N阱为轻掺杂的，且其在低电压下被耗尽，导致从NPN单元的浮动p型掩埋区域穿通到基极。这使得柯克效应降低，其降低电流的非均一性，引起较少丝化现象。通过选择性浮动P型掩埋区域，NPN单元在较长脉冲宽度长度(例如，200ns、500ns和更长)下的脉冲宽度可伸缩性可针对ESD事件显著改善。