[发明专利]用于在经暴露高速缓冲存储器停止运作时有效的时钟调整的方法及设备

说明书

响应于因高速缓冲存储器未命中所致的分派停止运作，降低处理器的时钟频率。在实施例中，倘若引发末级高速缓冲存储器未命中的加载指令为最旧加载指令及其中存在分派停止运作的连续处理器循环的数目超出阈值，且倘若自从末级高速缓冲存储器未命中以来的处理器循环的总数目不超过某一指定数目，那么针对所述加载指令降低所述处理器时钟频率。

技术领域

实施例是针对处理器，且更确切地说，是针对响应于高速缓冲存储器未命中而调整处理器时钟频率的处理器微架构。

背景技术

处理器的时钟树可消耗由处理器消耗的总功率的主要部分。举例来说，对于一些现代处理器设计，据估计，时钟树动态功率可高达总处理器核心功率的15％到20％。假定处理器设计为完全时钟门控，那么对于此类实例，不论处理器是在作用中还是在等待来自存储器子系统的数据的闲置状态，处理器在运行时将总是耗散不明显的功率量。

发明内容

本发明的示范性实施例是针对用于在经暴露高速缓冲存储器停止运作时有效的时钟调整的系统及方法。

附图说明

呈现附图以辅助对本发明的实施例的描述，且提供附图仅出于说明实施例而非限制实施例的目的。

图1为根据实施例的处理器的高级微架构。

图2为根据实施例的状态机的状态图。

图3A、3B及3C说明用于根据实施例检测候选加载指令的流程图。

图4说明可在其中应用实施例的电子装置。

具体实施方式

本发明的实施例揭示于以下描述及相关图式中。可在不脱离本发明的范围的情况下设计替代性实施例。此外，将不详细描述或将省略本发明的熟知元件以免混淆本发明的相关细节。

词语“示范性”在本文中用以意谓“充当实例、例子或说明”。本文中描述为“示范性”的任何实施例不必理解为比其它实施例更佳或更有利。同样，术语“本发明的实施例”不要求本发明的所有实施例包含所论述的特征、优点或操作模式。

本文所使用的术语仅出于描述特定实施例的目的，且不意欲限制本发明的实施例。如本文所用，单数形式“一”及“所述”同样意欲包含复数形式，除非上下文另外明确指示。将进一步理解，术语“包括”及/或“包含”在用于本文中时指定所陈述的特征、整体、步骤、操作、元件及/或组件的存在，但不排除一或多个其它特征、整体、步骤、操作、元件、组件及/或其群组的存在或添加。

此外，依据待由(例如)计算装置的元件执行的动作的序列而描述许多实施例。应认识到，可通过特定电路(例如，专用集成电路(ASIC))、通过正由一或多个处理器执行的程序指令或通过两者的组合来执行本文中所描述的各种动作。此外，可认为本文所描述的此些动作序列完全体现于任何形式的计算机可读存储媒体内，所述计算机可读存储媒体中存储有在执行时将使相关联的处理器执行本文所描述的功能性的计算机指令的对应集合。因此，本发明的各种方面可以数个不同形式体现，预期所有所述形式均在所主张的标的物的范围内。此外，对于本文中所描述的实施例中的每一者，任何此些实施例的对应形式可在本文中描述为(例如)“经配置以执行所描述的动作的逻辑”。

根据实施例的一种处理器在等待来自系统存储器的数据时识别其最可能在何时停止运作，且因此在等待所述数据从存储器子系统(例如，芯片外系统存储器)返回时调低其时钟频率。所述处理器在高速缓冲存储器停止运作状态解除时返回到全时钟频率。此机制旨在降低时钟树中消耗的功率而不明显地影响性能。

图1说明根据实施例的处理器100的微架构。为易于说明，不展示典型处理器微架构的所有组件。管线102从指令高速缓冲存储器104提取指令(例如加载指令或存储指令)，能够存取数据高速缓冲存储器106以执行各种指令，且能够存取寄存器堆108中的寄存器。