[发明专利]半导体堆叠体

说明书

一种半导体堆叠体包括：衬底，其由碳化硅制成；以及外延层，其设置在所述衬底上并且由碳化硅制成。所述外延层的外延主表面是相对于c面具有4°或更小的偏离角的碳表面，所述外延主表面是与所述衬底相反的主表面。在所述外延主表面中形成有多个第一凹部，从平面图看时，所述第一凹部具有矩形周缘形状。在所述外延主表面中，在所述第一凹部中形成并且作为比所述第一凹部深的凹部的第二凹部的密度低于或等于10cm^‑2。

技术领域

本发明涉及一种半导体堆叠体。

本申请是基于并要求于2015年10月13日提交的日本专利申请No.2015-202024的优先权，该日本专利申请的全部内容通过引用并入本文。

背景技术

在专利文献1中，当将由特定材料制成的电极用于SiC半导体器件时，提出了通过提高绝缘膜的可靠性来提高操作可靠性的措施。

专利文献1：日本特许专利申请公开No.2014-38899

发明内容

根据本公开的一种半导体堆叠体包括：衬底，其由碳化硅制成；以及外延层，其设置在所述衬底上并且由碳化硅制成。所述外延层的主表面是相对于c面具有4°或更小的偏离角的碳表面，所述主表面是与所述衬底相反的主表面。在所述外延主表面中形成有多个第一凹部，从平面图看时，所述第一凹部具有矩形形状的外形。在外延主表面中，在第一凹部中形成并且作为比第一凹部深的凹陷的第二凹部的密度低于或等于10cm^-2。

附图说明

图1是例示了半导体堆叠体的结构示例的示意性剖视图；

图2是例示了外延主表面的状态的示意性平面图；

图3是例示了沿着图2的A-A线段截取的横截面示例的示意性剖视图；

图4是例示了沿着图2的A-A线段截取的横截面示例的示意性剖视图；以及

图5是例示了用于制造半导体堆叠体的示意性方法的流程图。

具体实施方式

[对本发明的实施例的描述]

首先，下面列出和描述本发明的实施例。本申请的半导体堆叠体包括由碳化硅制成的衬底以及设置在衬底上并且由碳化硅制成的外延层(epitaxial layer)。外延层的外延主表面(外延层主表面)即与衬底相反的主表面是相对于c面具有4°或更小的偏离角的碳化物表面。在外延主表面中形成有多个第一凹部，从平面图(平面视图)看时，第一凹部具有矩形形状的外形。在外延主表面中，在第一凹部中形成并且作为比第一凹部深的凹部的第二凹部的密度低于或等于10cm^-2。

在包括外延层作为操作层的半导体器件中，操作的可靠性可能存在问题。本发明人调查了原因并且获得了以下发现。当使用包括由半导体碳化物制成的衬底和形成在衬底上并且由半导体碳化物制成的外延层的半导体堆叠体来制造SiC半导体器件时，在外延层上，形成由用二氧化碳制成的绝缘膜和用金属制成的导体构成的电极。根据发明人的研究，在外延层的主表面中形成当从平面图看时具有矩形形状的外形的多个第一凹部，该主表面是构成外延层的碳化硅晶体的相对于c面({0001}面)具有4°或更小的偏离角的碳表面。在第一凹部中，可存在第二凹部，第二凹部是比第一凹部深的凹部。当通过在包括许多第二凹部的状态下在外延主表面上形成作为绝缘膜的氧化膜(例如，MOSFET(金属氧化物半导体场效应晶体管)的栅氧化膜)来制造半导体器件时，由氧化膜厚度变化造成出现电场集中，并且氧化膜的可靠性降低。结果，第二凹部的存在使SiC半导体器件的操作可靠性降低。响应于此，通过减小外延主表面中的第二凹部的密度(更具体地，减小至10cm^-2或更小)，能抑制操作的可靠性降低。