[发明专利]用于现场可编程门阵列的定向二维路由器和互连网络、以及所述路由器和网络的其他电路和应用

说明书

技术领域

本公开总体上涉及电子电路，并且更具体地涉及例如互连网络设计、现场可编程门阵列(FPGA)设计、计算机架构以及电子设计自动化工具。

相关技术

本公开涉及片上网络(“NOC”)互连网络的设计和实施方式以用于在FPGA中以可编程逻辑进行高效实施。随着FPGA容量的增长并添加对许多非常高带宽接口和输入/输出(I/O)通道的支持，并且在同一集成片上系统(SOC)上主控更多的客户端核，在可编程逻辑中，可行的、可扩展的、高效互连网络中实现使得高速数据可以在许多客户核与外部接口核之间和之中以全带宽(即，能够以源核(电路)可以产生的或目的地核可以消耗的最大数据速率传送数据)流动是一项困难挑战。

例如，FPGA可以直接附接至八个通道的双倍数据速率4(DDR4)动态随机存取存储器(DRAM)、八个通道的高带宽(HBM)[8]DRAM存储器、或十六个通道的混合存储器立方体(HMC)[9]DRAM存储器，每个通道能够以每秒100千兆位至每秒250千兆位(Gbps)的速度读取或写入数据。另外，FPGA可以直接附接至四到十六通道的25-100Gbps以太网接口。大型FPGA(SOC)系统设计可以采用互连网络系统在FPGA上的任何客户端核点与FPGA上的任何DRAM通道接口核或网络接口核之中或之间以全带宽传输所有这些数据流。

至今，对FPGA NOC设计的现有技术研究已经产生了复杂的FPGA NOC系统，这些系统在其递送的有限带宽内消耗大量FPGA资源，并且因为报文穿过跨网络的路由器而相对较慢。现有技术NOC规模相对较小(例如，客户端数量少于十个)，链路带宽相对较低(窄链路)，并且路由延迟相对较高。例如，最近由FPGA研究人员广泛使用并在同行评审的FPGA会议上呈现的关于在FPGA中实现的最先进的NOC路由器的优化状态的CMU CONNECT[4]研究，针对38000个6输入查找表(LUT)的部件“成本”实现了具有64位链路的16客户端、16路由器、4×4经缓冲虚拟通道(VC)路由器(每个路由器间链路每个时钟周期内传输64位)，其中，通过一个CONNECT路由器的最小延迟为11纳秒(ns)。

类似地，FPGA设计了组成数十个客户端核来彼此互连并且与多个高带宽数据通道互连，而不论随机存取存储器(RAM)、FLASH、10G/25G/40G/100G网络、64Gbps PCI express gen3x8、InfiniBand、4K/8K(超高清)视频流数据等都不具有实用的现有技术解决方案来在FPGA中实现这样的全带宽在NOC上观看(SEE ABOVE NOC)。

对于FPGA系统设计的另一项挑战是当一些报文具有较高扇出时支持客户端核互连到大规模并行系统中，例如，希望将一些报文的副本发送到许多目的地客户端核，但是发送如此多的单独报文是禁止的。已经针对其他域提出了组播报文(这些组播报文中的每一个被同时或接近同时地递送至多个客户端核)，但是不存在用于可以并发地递送任意点对点报文和高扇出X组播报文、Y组播报文和XY组播(广播)报文两者的任何混合的FPGA NOC系统的现有技术。

NOC和FPGA特定NOC设计中的相关技术

关于2D环面网络设计的文献[3]假设针对ASIC和针对在重负荷下的高吞吐量进行优化的拓扑和路由器微架构。使用报文分段为/重组自流控制数位(FLITS)、输入缓冲区、虚拟通道、流控制信用以及5端口交叉开关来将北(N)/南(S)/东(E)/西(W)输入微片路由到N/S/E/W/输出链路，教科书环面路由器可处理系统设计挑战，诸如可变报文大小(64位请求对576位响应)、优先级、公平性和无死锁。这类NOC实现了良好的吞吐量和延迟，代价是设计复杂度和每个路由器的延迟和面积。

对于一些基于FPGA的系统和工作负荷，这类设计不必要地大、复杂或慢。这种路由器核所需的数百或数千个FPGA LUT可以使所述路由器的客户端计算核(“客户端”)的面积变矮。NOC的目的是高效地互连客户端核。如果FPGA SOC太多的FPGA资源或者太多的系统功率预算专用于NOC，则FPGA SOC可能不可行或不实用。