[发明专利]非易失性半导体存储装置

说明书

本发明提供一种非易失性半导体存储装置，与现有技术相比，该装置可以减少数据读取动作时由电压变动导致的读取误动作，进而可以降低由电压变动导致的功耗增加。在该非易失性半导体存储装置(1)中，当发生制造不良时，与如现有的施加不同电压值的可能性较高的不同种类的漏极侧选择栅极和源极侧选择栅极连接而导致整个非易失性半导体存储装置中产生电压变动的情况相比，可以减少数据读取动作时由电压变动导致的读取误动作，进而可以降低由意外电压变动导致的功耗增加。

技术领域

本发明涉及一种非易失性半导体存储装置。

背景技术

以往，特开2011-129816号公报(专利文献1)中公开了一种在两个选择栅极构造体之间配置有存储器栅极构造体的存储器单元(专利文献1，参照图15)。实际上，在该存储器单元中，包括连接有位线的漏极区域和连接有源极线的源极区域，在所述漏极区域与源极区域之间的阱上，依次配置形成有一选择栅极构造体、存储器栅极构造体及另一选择栅极构造体。在具有这种结构的存储器单元中，在存储器栅极构造体中设置有电荷存储层，通过将电荷注入到所述电荷存储层来写入数据，或者通过抽出电荷存储层内的电荷来擦除数据。

在此，图9是示出现有的非易失性半导体存储装置100的电路结构的一例的示意图。在这种情况下，在非易失性半导体存储装置100中，例如多个存储器单元102a、102b、102c、102d、102e、102f、102g、102h以矩阵状配置，在行方向上排列的每存储器单元102a，102b、102c，102d、102e，102f、102g，102h分别构成存储器单元形成部101a、101b、101c、101d。

此外，在非易失性半导体存储装置100中，在存储器单元102a，102b、102c，102d、102e，102f、102g，102h中，在列方向上排列的存储器单元102a、102c、102e、102g(102b、102d、102f、102h)共用一个位线BL 1(BL 2)，并且将预定的位电压一律可施加到各个位线BL1、BL2。此外，在该非易失性半导体存储装置100中，例如每个存储器单元形成部101a、101b、101c、101d可共用存储器栅极线MGL1、MGL2、MGL3、MGL4和漏极侧选择栅极线DGL1、DGL2、DGL3、DGL4，并且将预定的电压可分别施加到各个存储器栅极线MGL 1、MGL 2、MGL 3、MGL 4和各个漏极侧选择栅极线DGL1、DGL2、DGL3、DGL4。

并且，在该非易失性半导体存储装置100中，所有的存储器单元102a、102b、102c、102d、102e、102f、102g、102h共用一个源极侧选择栅极线SGL和一个源极线SL，并且将预定的源极栅电压施加到源极侧选择栅极线SGL，将预定的源电压施加到源极线SL。

各个存储器单元102a、102b、102c、102d、102e、102f、102g、102h具有相同的结构，例如，存储器单元102a包括连接有存储器栅极线MGL1的存储器栅极MG、连接有漏极侧选择栅极线DGL1的漏极侧选择栅极DG及连接有源极侧选择栅极线SGL的源极侧选择栅SG。并且，在各存储器单元102a、102b、102c、102d、102e、102f、102g、102h中，通过由存储器栅极MG和沟道层之间的电压差导致的量子隧道效应，电荷被注入到电荷存储层EC内，从而成为数据被写入的状态。

在此，在这种现有的非易失性半导体存储装置100中，例如，在进行读取写入在第一行第一列的存储器单元102a的数据的数据读取动作时，将1.5V的读取电压可施加到与读取数据的存储器单元(以下也称为数据读取单元)102a连接的位线BL1，将0V的读取禁止电压可施加到仅与不读取数据的存储器单元102b、102d、102f、102h连接的位线BL2。