[发明专利]用于提供对易失性存储器维护事件的内核调度的系统和方法在审

专利信息
申请号: 201680009859.6 申请日: 2016-02-05
公开(公告)号: CN107209736A 公开(公告)日: 2017-09-26
发明(设计)人: D·T·全;Y·李;R·A·斯图尔特;S·K·德 申请(专利权)人: 高通股份有限公司
主分类号: G06F13/16 分类号: G06F13/16;G06F13/18;G06F13/26
代理公司: 永新专利商标代理有限公司72002 代理人: 张立达,王英
地址: 美国加*** 国省代码: 暂无信息
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摘要:
搜索关键词: 用于 提供 易失性 存储器 维护 事件 内核 调度 系统 方法
【说明书】:

背景技术

便携式计算设备(例如,蜂窝电话、智能电话、平板计算机、便携式数字助理(PDA)以及便携式游戏控制台)以及其它计算设备持续提供不断扩展的一系列功能和服务,并且为用户提供前所未有水平的对信息、资源和通信的访问。为了与这些服务增强集保持同步,这样的设备已经变得更加强大并且更加复杂。现今便携式计算设备通常包括片上系统(SoC),其包括嵌入在单个基板上的一个或多个芯片组件(例如,一个或多个中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器等)。SoC可以经由高性能数据和控制接口耦合到一个或多个易失性存储器设备,例如,动态随机存取存储器(DRAM)。

高性能DRAM存储器通常需要执行各种类型的硬件维护事件。例如,可以以相对高的时钟频率(例如,GHz时钟频率)执行周期性校准和训练,以便提供接口的无误操作。存储器刷新是在DRAM存储器的操作期间所要求的后台维护过程,因为每比特的存储器数据是随着芯片上的小电容器的电荷的存在或者缺少而被存储的。随着时间过去,存储器单元中的电荷泄漏掉,因此在没有刷新的情况下,所存储的数据最终将丢失。为了防止这种情况,DRAM控制器周期性地读取每个单元并且重写其,从而将电容器上的电荷恢复到其原始水平。

这些硬件维护事件可能不期望地阻塞CPU业务。例如,在现有系统中,硬件维护事件是由存储器控制器控制的独立的事件,其可能导致活动的CPU进程与这些周期性的独立的DRAM硬件事件之间的存储器访问冲突。当发生冲突时,CPU进程可能在DRAM硬件事件正被服务的同时暂时地停止。为DRAM服务还可能关闭或者重置CPU进程正在使用的打开的页面。停止CPU进程是不期望的,因此,DRAM硬件事件通常是在单个的基础上来完成的。SoC硬件可以具有推迟DRAM硬件事件的能力,但是通常仅在极短时间段(例如,基于纳秒级别)内。因此,由于大量单独的DRAM硬件事件导致的概率性阻塞,活动的CPU进程可能引起不期望的低效。

因此,需要提供用于减少由周期性的易失性存储器维护事件导致的存储器访问冲突以及改善CPU进程存储器效率的系统和方法。

发明内容

公开了用于调度易失性存储器维护事件的系统、方法和计算机程序。一个实施例是一种方法,其包括:存储器控制器确定用于执行针对易失性存储器设备的维护事件的服务时间(ToS)窗口,所述易失性存储器设备经由存储器数据接口耦合到所述存储器控制器;所述存储器控制器向片上系统(SoC)上的多个处理器中的每个处理器提供用于调度所述维护事件的信号;所述多个处理器中的每个处理器响应于所述信号,单独地生成针对所述维护事件的对应的调度通知;以及所述存储器控制器响应于接收到由所述多个处理器生成的所述调度通知中的一个或多个调度通知并且基于处理器优先级方案,来确定何时要执行所述维护事件。

另一实施例是一种用于调度易失性存储器维护事件的系统。所述系统包括:动态随机存取存储器(DRAM)设备和片上系统(SoC)。所述SoC包括多个处理器和DRAM控制器,其经由存储器数据接口电耦合到所述DRAM设备。所述DRAM控制器包括用于进行以下操作的逻辑单元:确定用于执行针对所述DRAM设备的维护事件的服务时间(ToS)窗口,所述ToS窗口由被提供给所述多个处理器中的每个处理器的信号以及用于执行所述维护事件的最后期限来定义;以及响应于接收到由所述多个处理器单独地生成的响应于所述信号的调度通知并且基于处理器优先级方案,来确定何时要执行所述维护事件。

附图说明

在各图中,除非另外指出,否则类似的附图标记贯穿各个视图指代类似的部分。对于诸如“102A”或者“102B”之类的字母字符名称的附图标记而言,字母字符名称可以对在同一图中存在的两个类似的部分或者元素进行区分。当旨在附图标记包含在所有图中具有相同的附图标记的所有部分时,可以省略用于附图标记的字母字符名称。

图1是用于调度易失性存储器维护事件的系统的实施例的框图。

图2是示出图1的系统的组件和操作的框图/流程图。

图3是示出用于调度图1和2的系统中的DRAM维护事件的方法的实施例的流程图。

图4是示出用于调度DRAM维护事件的服务时间(ToS)窗口的时间线。

图5是示出用于根据优先级表来调度CPU线程A、B和C以及DRAM维护事件的系统的另一实施例的框图/流程图。

图6是示出用于在没有经由内核调度器进行调度的情况下周期性地执行图5的系统中的DRAM维护事件的方法的实施例的时间线。

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