[发明专利]一种内存访问方法以及计算机系统

说明书

一种内存访问方法，用于降低内存访问延时，该方法包括：内存控制器获取访问队列中的第二访问请求(408)，其中，所述访问队列中至少包括第一访问请求以及所述第二访问请求，所述第二访问请求中包括第二行地址以及第二列地址；所述内存控制器确定所述第二行地址命中第二地址范围(409)，其中，所述第二地址范围中的第三行地址指向的行处于激活状态，所述第二行地址与所述第三行地址不同；所述内存控制器根据所述第二访问请求向所述控制电路发送第二访问指令(410)，所述第二访问指令中包含有所述第二列地址以及第二行偏移，其中，所述第二行偏移为所述第二行地址与所述第三行地址的偏移量。

技术领域

本发明涉及通信领域，尤其涉及一种内存访问方法以及计算机系统。

背景技术

在现有的计算机系统中，内存通常由动态随机存取存储器(DRAM，Dynamic RandomAccess Memory)组成。在由非易失性存储器(non-volatile memory，NVM)组成的内存的情况下，NVM接在标准双倍数据速率(Double Data Rate，DDR)总线上的。在NVM中，具有一部分可以被内存控制器通过双倍数据速率(Double Data Rate，DDR)总线访问的寄存器空间，寄存器空间通常包含：配置寄存器空间、请求完成队列、请求队列、数据buffer等。

在NVM作为内存的情况下，内存控制器访问NVM的过程中，通常采用访问DRAM的访问方法对NVM的寄存器进行访问。具体的，在访问过程中，内存控制器需要发送行激活指令和列激活指令去访问数据。例如，内存控制器在访问NVM中的某个寄存器时，首先需要发送行激活指令，以对待访问的寄存器所在的行进行激活操作，然后再对被激活的行中的相应的列执行激活操作，以确定待访问寄存器的存储位置。由于内存控制器处理每个访问请求都需发送激活指令，导致内存访问过程中的访问延时较大、访问效率不高。

发明内容

本申请提供了一种内存访问方法以及计算机系统，可以降低内存访问延时。

本申请第一方面提供一种内存访问方法，所述方法应用于计算机系统，所述计算机系统包括内存控制器以及内存，所述内存包括控制电路和多个寄存器。所述内存控制器获取访问队列中的第二访问请求，其中，所述访问队列中至少包括第一访问请求以及所述第二访问请求，所述第二访问请求中包括第二行地址以及第二列地址，所述第二行地址以及所述第二列地址用于指示所述第二访问请求待访问的所述多个寄存器中的第二寄存器在所述内存中的位置。在获取所述第二访问请求之后，所述内存控制器确定所述第二行地址命中第二地址范围。其中，所述第二地址范围中的第三行地址指向的行处于激活状态，所述第二行地址与所述第三行地址不同，所述第三行地址是所述内存控制器根据第一访问请求中的第一行地址确定的行地址。所述第一访问请求为所述内存控制器在处理所述第二访问请求之前处理的访问请求，所述第一行地址为所述第一访问请求访问的所述多个寄存器中的第一寄存器在所述内存中的行地址。所述内存控制器根据所述第二访问请求向所述内存中的所述控制电路发送第二访问指令，所述第二访问指令中包含有所述第二列地址以及第二行偏移。其中，所述第二行偏移为所述第二行地址与所述第三行地址的偏移量。在获得所述第二访问指令之后，所述控制电路根据所述第三行地址以及所述第二行偏移确定所述第二行地址，并根据所述第二列地址以及所述第二行地址对所述第二寄存器执行访问操作。

在本发明实施例中，当内存控制器获取访问队列中的第二访问请求时，内存控制器可以先根据第二访问请求中的第二行地址判断第二行地址是否命中第二地址范围。其中，第二地址范围中的第三行地址处于激活状态，且第二地址范围是根据所述第三行地址以及设定的偏移范围确定的。在内存控制器确定第二访问请求中的第二行地址命中第二地址范围的情况下，所述内存控制器向所述内存中的控制电路发送第二访问指令，以使控制电路能够根据所述第三行地址以及第二访问指令中携带的第二列地址、第二行地址偏移对所述第二访问请求待访问的第二寄存器进行访问操作。