[实用新型]一种低压差线性稳压器

说明书

技术领域

本实用新型涉及电路技术领域，特别是涉及一种低压差线性稳压器。

背景技术

现代社会里，涌现了越来越多的手持电子产品，这些产品大都采用电池供电。电池作为一种电源，其输出电压在使用周期内不是固定不变的，而是随着使用时间而逐渐下降。且电池电压通常都高于芯片的正常工作电压，例如一些应用里电池电压为3.6V，而芯片内电路的工作电压只要2.5V就够了。这种情况下，芯片内就需要集成一个低压差线性稳压器，保证只要电池电压高于2.5V，低压差线性稳压器即输出稳定的2.5V，使得电路可以安全可靠地运行。

现有低压差线性稳压器的电路如图1所示：VCC’为输入电源，Vout’为输出电压，Vref’为输入基准电压，N1’为输出NMOS管。运算放大器AMP’通过负反馈使得运算放大器AMP’两个输入端的电压趋于一致，则输出电压VOUT’＝VREF’*(R1’+R2’)/R2’。

现有低压差线性稳压器存在以下缺点：使用电池的手持电子产品对功耗有苛刻的要求，功耗越小就意味着电池可以工作更长的时间。而图1中低压差线性稳压器需要始终处于工作状态，其功耗很大，无法满足芯片的功耗需求。

实用新型内容

鉴于上述问题，本实用新型实施例的目的在于提供一种低压差线性稳压器，以解决现有低压差线性稳压器静态功耗大的问题。

为了解决上述问题，本实用新型实施例公开了一种低压差线性稳压器，包括运算放大器、输出开关管、第一电阻模块和第二电阻模块，所述低压差线性稳压器还包括：第一开关管，所述第一开关管的控制端接收预设时钟信号，所述第一开关管的第一端与电源相连，所述第一开关管的第二端与所述运算放大器的电源端相连；所述预设时钟信号中低电平和高电平的占空比为a:b，0＜a＜b；第二开关管，所述第二开关管的控制端接收所述预设时钟信号，所述第二开关管的第一端与所述运算放大器的输出端相连，所述第二开关管的第二端与所述输出开关管的控制端相连；电容模块，所述电容模块的一端分别与所述第二开关管的第二端和所述输出开关管的控制端相连，当所述输出开关管为第一NMOS管时，所述电容模块的另一端接地，当所述输出开关管为第一PMOS管时，所述电容模块的另一端与所述电源相连；第三开关管，所述第三开关管的第一端与所述第二电阻模块相连，所述第三开关管的控制端接收所述预设时钟信号的反相信号，所述第三开关管的第二端接地；当所述预设时钟信号为低电平时，所述第一开关管、所述第二开关管、所述第三开关管和所述输出开关管导通；当所述预设时钟信号为高电平时，所述第一开关管、所述第二开关管、所述第三开关管关闭，所述输出开关管导通。

可选地，所述第一开关管为第二PMOS管。

可选地，所述第二开关管为第三PMOS管。

可选地，所述第三开关管为第二NMOS管。

可选地，所述电容模块包括至少一个电容。

可选地，所述预设时钟信号中低电平和高电平的占空比为1:n，n大于1。

可选地，所述低压差线性稳压器还包括：时钟产生电路，所述时钟产生电路分别与所述第一开关管的控制端、所述第二开关管的控制端和所述第三开关管的控制端相连，所述时钟产生电路用于产生所述预设时钟信号和所述预设时钟信号的反相信号。

可选地，所述时钟产生电路包括：第一反相模块，包括2m+1个依次连接的第一反相器，所述第一反相模块的输入端与输出端相连；其中，m为大于0的整数；分频器，所述分频器的输入端与所述第一反相模块的输出端相连，所述分频器用于对所述第一反相模块的输出时钟进行分频，并输出所述预设时钟信号；第二反相模块，包括2p+1个依次连接的第二反相器，所述第二反相模块的输入端与所述分频器的输出端相连，所述第二反相模块对所述预设时钟信号进行反相，以输出所述预设时钟信号的反相信号；其中，p为大于或等于0的整数。

可选地，所述第一电阻模块为第一电阻，所述第二电阻模块为第二电阻。