[实用新型]面板结构以及静电破坏检测系统

说明书

技术领域

本实用新型涉及一种面板以及检测系统，且特别是涉及一种具静电检测结构的面板结构以及静电破坏检测系统。

背景技术

在制造面板结构的过程中，机台或面板结构内易产生静电累积的现象。当电荷累积至一定数量后，便可能因为静电放电(Electrostatic Discharge,ESD)而导致面板结构内的元件遭受破坏。一般而言，软性基板(如聚酰亚胺基板)的起电能力(triboelectric capacity)是玻璃基板的3倍。也就是说，制作于软性基板上的元件比制作于玻璃基板上的元件更容易遭受静电放电的破坏。

现有的静电破坏检测方法主要采用接触式的检测方式。以主动元件阵列基板举例说明，在主动元件制作完成后，会以探针(probe)直接接触栅极配线与源极配线的测试垫，并由一测试机台(tester)输入测试信号，以依序对各主动元件进行电性检测，从而判断各主动元件可否正常运作，并对不良的主动元件进行修补。上述方法除了无法分析静电强度之外，还得待元件制作完成后才能检测静电破坏，因此无法即时针对静电破坏源头进行改善及控制，从而难以有效地降低失效率。特别是采用栅极驱动电路基板(Gate On Array,GOA)技术的面板结构，其受静电放电破坏而失效的比例更高达40％。

实用新型内容

本实用新型的目的在于提供一种面板结构，其有助于分析静电强度。

本实用新型的再一目的在于提供一种静电破坏检测系统，其有助于降低失效率。

为达上述目的，本实用新型提供一种面板结构，其包括软性基板以及静电检测结构。静电检测结构位于软性基板上且包括多个静电检测单元。各静电检测单元包括第一导体以及第二导体。第一导体包括感应电极以及与感应电极电连接的多个放电图案。第二导体包括接地电极以及与接地电极电连接的多个判定图案。放电图案与判定图案位于感应电极与接地电极之间，且放电图案分别与其中一判定图案定义出放电路径。在各静电检测单元中，各放电路径的设计阻抗与其余放电路径的各设计阻抗相同。设计阻抗是放电图案以及判定图案的其中至少一者的阻抗与放电图案以及判定图案之间的介质的阻抗的总和。在各静电检测单元中，判定图案的宽度不同，或者判定图案与放电图案之间的距离不同。

该些静电检测单元排列成阵列且全面覆盖该软性基板。

该软性基板具有一元件区以及邻接该元件区的一周边区，该些静电检测单元排列在该周边区中且暴露出该元件区。

该介质包括空气、至少一绝缘层、至少一导体或前述至少两个的组合。

该设计阻抗是该放电图案的阻抗与该介质的阻抗的总和，且在各该静电检测单元中，该些放电图案的宽度相同，该些判定图案的宽度不同，且该些判定图案与该些放电图案之间的距离相同。

该设计阻抗是该判定图案的阻抗与该介质的阻抗的总和，且在各该静电检测单元中，该些放电图案以及该些判定图案的宽度相同，且该些判定图案与该些放电图案之间的距离不同。

该设计阻抗是该放电图案的阻抗、该判定图案的阻抗以及该介质的阻抗的总和，且在各该静电检测单元中，该些放电图案的宽度不同，该些判定图案的宽度不同，且该些判定图案与该些放电图案之间的距离不同。

各该静电检测单元还包括位于该第一导体与该第二导体之间的一第三导体，该第三导体具有多个导电图案，各该导电图案位于其中一放电路径上，且在各该放电路径中，该导电图案位于该放电图案与该判定图案之间，其中该导电图案、该放电图案以及该判定图案彼此分离。

该第三导体还包括多个第一连接部以及多个第二连接部，各该第一连接部以及各该第二连接部位于其中一放电路径上，且在各该放电路径中，该第一连接部连接该放电图案与该导电图案，该第二连接部连接该判定图案与该导电图案。

各该静电检测单元还包括位于该第一导体与该第二导体之间的一第三导体，该第三导体具有多个导电图案，各该导电图案位于其中一放电路径上，且在各该放电路径中，该导电图案位于该放电图案与该判定图案之间，其中该导电图案连接该放电图案与该判定图案。