[实用新型]一种不可重复触发的CMOS集成单稳态电路

说明书

技术领域

本实用新型涉及单稳态电路领域技术，尤其是指一种不可重复触发的CMOS集成单稳态电路。

背景技术

在现有的数字单稳态电路中，为了获得比较长的暂稳态的时间，在具体设计中一般会使用比较大的电阻电容（RC）网络。传统设计中，一般通过两种方案实现：一是以在芯片外接电容电阻的方式，这种方案中芯片需要额外引入PIN脚，不仅造成较大封装尺寸，增加PCB板级电路的制造成本，而且也会引入外部噪声源。近几年来，随着半导体技术的飞速发展以及摩尔定律的不断延续使得这种设计方法的劣势凸显。二是将电阻电容网络集成在芯片内部，这种方案会造成芯片面积显著增大，而且在实际芯片生产中，由于半导体器件参数受PVT(process, voltage, temperature )的影响，不同芯片之间的暂稳态时间长短与设计值存在较大的差异，因此，这种方案无法应用在对暂稳态的时间长度有较精确要求的计时电路中，例如：根据1-wire协议要求，接受器件在收到复位信号后的15～60us内需要将总线拉到低电平。因此，需要一个15～60us的单稳计时电路来实现这个功能。然而在PVT因素影响下，采用传统的片内设计都无法实现这一要求。特别是由于电阻阻值R受温度，掺杂浓度，光刻精度等因素的影响，暂稳态时间宽度变化很大。

实用新型内容

有鉴于此，本实用新型针对现有技术存在之缺失，改善传统的单稳态电路，其主要目的是提供一种不可重复触发的CMOS集成单稳态电路，其具有更加稳定的计时暂稳态脉冲宽度，使之受工艺PVT变化的影响最小化。

为实现上述目的，本实用新型采用如下之技术方案：

一种不可重复触发的CMOS集成单稳态电路，包括有输入控制电路U1、电阻电容串联网络、锁存器、时序控制网络、参考电流源I_REF、稳压二极管D1以及输出反相器U6；该电阻电容串联网络包括有电阻R1和电容C1，该输入控制电路U1的输出端接电容C1的一端，电容C1的另一端连接电阻R1的一端，电阻R1的另一端接地；

所述锁存器的输出端接输出反相器U6的输入端，其中，锁存器包括或非门U4、电容C2、反相器U5和level-shift电路U3；该或非门U4的一输入端连接电阻R1和电容C1的连接端，或非门U4的另一输入端连接level-shift电路U3的输出端，或非门U4的输出端连接电容C2的一端，电容C2的另一端连接反相器U5的输入端、稳压二极管D1的阳极和参考电流源I_REF的正极，稳压二极管D1的阴极和参考电流源I_REF的负极连接电源电压VDD，反相器U5的输出端接level-shift电路U3的输入端；

该时序控制网络包括有反相器U7、反相器U9、延时缓冲器 U8、主控制器U2、MOS管M1和MOS管M2；其中主控制器U2具有4个接口：c端子、d端子、e端子和f端子，其中c端子与反相器U9的输出端相连，反相器U9的输入端接输入信号in，d端子连接延时缓冲器U8的输出端，e端子连接POR输入信号端，f端子连接MOS管M1的栅端和MOS管M2的栅端；所述MOS管M1的漏端和MOS管M2的漏端连接电源电压VDD，MOS管M1的源端连接反相器U5的输入端，MOS管M2的源端连接输出反相器U6的输入端，反相器U7的输入端接输出反相器U6的输出端，反相器U7的输出端连接U8延时缓冲器的输入端。

作为一种优选方案，所述level-shift电路U3为电平转换电路，其将输入的参考电压V_REF转换成电源电压VDD。

本实用新型与现有技术相比具有明显的优点和有益效果，具体而言，由上述技术方案可知：

本实用新型采用稳定电流源对电容充电，以片上形式实现稳定的暂稳态时间宽度，避免使用大电阻，有效减小芯片面积，同时显著减小PVT对充放电的影响。并且，MOS管M1、MOS管M2可对节点1、2进行快速充放电，稳定这两点的电压值以确保在下次触发时电容两端的跳变电压值是一致的，从而稳定充电时间常数。

为更清楚地阐述本实用新型的结构特征和功效，下面结合附图与具体实施例来对本实用新型进行详细说明。

附图说明

图1是本实用新型之较佳实施例的结构示意图；

图2是本实用新型之较佳实施例的时序图。

附图标识说明：

10、电阻电容串联网络 20、锁存器

30、时序控制网络。

具体实施方式