[实用新型]基于FPGA实现的万兆网TCP协议卸载引擎TOE的系统

说明书

技术领域

本实用新型涉及万兆网高性能TCP/IP协议栈领域，具体涉及一种基于FPGA实现的万兆网TCP协议卸载引擎TOE的系统。

背景技术

随着网络技术，尤其是光纤技术的快速发展，光纤通信网络等高速通信网络正迅速成为主要的网络传输手段，网络带宽也不断提升。网络应用的性能需求表现为高吞吐率、低延迟、高带宽、低主机开销和低存储开销等特点。根据Thumb定律，传输1bit数据大约需要1Hertz的CPU性能，因此随着千兆以太网和万兆以太网的出现，CPU资源的消耗越来越大。此外，由于大多数操作系统均为非实时操作系统，采用CPU作为协议栈的主要处理平台，其调度及缓存的时延也随着网络带宽的提升而逐渐成为低延迟要求的专用网络中越来越不可忍受的问题。为此，研究人员提出了TCP协议卸载引擎TOE技术，即将TCP协议栈的处理转移到硬件实现，从而有效加速网络协议处理速度，释放CPU资源，降低处理时延。

TOE技术的基本思想是分担CPU对网络协议的处理，将协议处理过程放到高速网卡或者专用网络处理卡等硬件上完成，其中包括TCP、IP、UDP、ARP、ICMP等子协议的处理。将原来通过CPU软件方式处理的TCP/IP协议放在硬件上处理，能够将应用和网络协议分离处理，从而使以太网环境中应用服务器的CPU资源利用率大大提高，显著地改善服务器性能。

目前国内外实现TOE技术主要还是采用嵌入式方式。嵌入式TOE采用专用电路实现，结构上接近于计算机，具备处理器、固件、存储器、数据传输总线、实时操作系统以及PHY/MAC接口。主机CPU上的TCP/IP协议栈处理改由嵌入式TOE实时操作系统的内部协议栈执行。这种方案不仅能支持TCP/IP协议栈的卸载，对实时操作系统支持的其他类型协议栈的卸载同样有效。嵌入式TOE方案具有很大灵活性，固件可以方便地运用ROM芯片进行升级，从而通过固件的简单更新就可以增加新功能来适应特殊的处理环境。但因为同样是通过处理器机制实现，CPU方案的缺陷在这种方案中仍然存在，其所带来的性能提升相对有限。当面临大规模高速数据应用的多个套接字连接要求时，突然攀升的大量数据传输要求会急剧加大对处理器资源的消耗，同时这个方式在多个应用端口并发处理时，其处理器的调度时延使得延迟的不可控性极大地加剧，并迅速降低网络性能，增加网络丢数的可能性。因此这类技术大多用于对网络性能提升有要求但要求不高的场合。

采用FPGA为主实现TOE技术在国内外也有相关报道，主要集中在两个方面：一种是百兆网或千兆网的TCP/UDP协议实现，但该实现不仅在速度上无法满足万兆传输需求，而且仅能实现1个或2个网络连接，因而在高速应用上大大受限；另一种是实现MAC层上的单万兆连接，但这种连接需要依赖接收方网卡的混杂模式支持，不仅最高速度受限，而且通用性差。

实用新型内容

本实用新型的目的是为了改善上述问题，提供一种基于FPGA实现的万兆网TCP协议卸载引擎TOE的系统。

为了实现上述目的，本实用新型采用的技术方案如下：

基于FPGA实现的万兆网TCP协议卸载引擎TOE的系统，包括用于实现TCP/IP协议栈及万兆网MAC层的FPGA，与FPGA相连的万兆网PHY芯片，与FPGA相连并用于充当万兆网传输介质的10G光收发模块，以及与FPGA相连用于数据缓存的DDR外部存储器。

进一步地，还包括与FPGA相连用于与计算机互联的PCIE高速总线接口，以及与FPGA相连用于与设备互联的FMC接口或/和CPCI接口。

再进一步地，所述FPGA包括TCP协议发送模块、UDP协议发送模块、IP协议发送模块、TCP协议接收模块、UDP协议接收模块、IP协议接收模块、ICMP协议模块、ARP协议模块、PCIE接口发送模块、PCIE接口接收模块、FMC接口发送模块、FMC接口接收模块、套接字数据收发应用模块。

更进一步地，所述光收发模块上还连接有用于接入万兆网的10G光收发接口。

本实用新型与现有技术相比，具有以下优点及有益效果：

本实用新型采用FPGA并行处理机制，可以最大限度的解决网络延迟的动态平衡，最高效地并行处理多个套件字业务和相应的网络数据收发服务器。