[发明专利]半导体元件及其制作方法

说明书

本发明公开一种制作半导体元件及其制作方法。该制作方法包括：首先提供一基底，形成一沟槽于基底内，进行一离子注入制作工艺，将离子注入沟槽底部的基底中，进行一现场蒸气成长制作工艺以形成一栅极介电层于沟槽内，形成一栅极电极于栅极介电层上以及形成一掺杂区于栅极电极两侧的基底内。

技术领域

本发明涉及一种制作半导体元件的方法，尤其是涉及一种制作具有不同厚度的栅极介电层的方法。

背景技术

随着各种电子产品朝小型化发展的趋势，动态随机存取存储器(Dynamic RandomAccess Memory,DRAM)单元的设计也必须符合高集成度及高密度的要求。对于一具备凹入式栅极结构的DRAM单元而言，由于其可以在相同的半导体基底内获得更长的载流子通道长度，以减少电容结构的漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面栅极结构的DRAM单元。

一般来说，具备凹入式栅极结构的DRAM单元会包含一晶体管元件与一电荷贮存装置，以接收来自于位线及字符线的电压信号。然而，受限于制作工艺技术之故，现有具备凹入式栅极结构的DRAM单元仍存在有许多缺陷，还待进一步改良并有效提升相关存储器元件的效能及可靠度。

发明内容

本发明较佳实施例公开一种制作半导体元件的方法。首先提供一基底，形成一沟槽于基底内，进行一离子注入制作工艺，将离子注入沟槽底部的基底中，进行一现场蒸气成长制作工艺以形成一栅极介电层于沟槽内，形成一栅极电极于栅极介电层上以及形成一掺杂区于栅极电极两侧的基底内。

本发明另一实施例公开一种半导体元件，其包含：一栅极电极埋设于一基底内，一掺杂区设于栅极电极两侧的基底内以及一栅极介电层设于栅极电极及掺杂区之间，其中位于掺杂区底部以上的栅极介电层具有一第一厚度而位于掺杂区底部以下的栅极介电层具有一第二厚度。

附图说明

图1为本发明较佳实施例的随机动态处理存储器元件的俯视示意图；

图2为图1中沿着切线A-A’的剖面示意图。

主要元件符号说明

10 动态随机存取存储器元件 12 位线

14 字符线 16 基底

18 主动区 20 存储区(存储器区)

22 栅极 24 位线接触插塞

26 存储节点接触插塞 28 沟槽

30 栅极介电层 32 栅极电极

34 导电层 36 金属层

38 硬掩模 40 掺杂区

42 第一厚度 44 第二厚度

具体实施方式

请参照图1至图2，所绘示者为本发明较佳实施例中随机动态处理存储器元件的示意图，其中图1为俯视图，图2则显示图1中沿着切线A-A’的剖视图。本实施例是提供一存储器元件，例如是具备凹入式栅极的随机动态处理存储器(dynamic random access memory,DRAM)元件10，其包含有至少一晶体管元件(图未示)以及至少一电容结构(图未示)，以作为DRAM阵列中的最小组成单元并接收来自于位线12及字符线14的电压信号。